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J-GLOBAL ID：200903094003798445

デジタル方式PLL回路

Inventor： 加田 憲一郎 ,  太田 朋彦
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1999271251
Publication number (International publication number)：2001094417
Application date： Sep. 24, 1999
Publication date： Apr. 06, 2001
Summary：

【要約】【課題】デジタル方式PLL回路のVCOとして使用されるリングオシレータの製造ばらつきによる遅延量特性のばらつきが存在しても、周波数遷移時に所望の補正を行うことができ、PLL出力周波数のジッタの発生を抑制する。【解決手段】デジタル方式PLL回路において、リングオシレータは、多段接続された遅延回路IV0 〜IVn と、遅延回路の遅延段数を決定するマルチプレクサ10と、マルチプレクサの出力信号を反転させるとともに所定のオフセット遅延時間量だけ遅延させる回路11、12と、多段接続された遅延回路の初段回路より入力側のノードに接続され、複数の単位容量の接続個数を切換えることにより容量値が変化するように構成された可変容量13と、補正情報を参照し、マルチプレクサの入力の選択および可変容量の容量接続個数を制御する回路20とを具備する。

Claim (excerpt)：

可変周波数構成のリングオシレータと、前記リングオシレータの出力信号を分周する分周回路と、前記分周回路の分周出力と位相基準信号を比較する位相比較回路と、前記位相比較回路の比較出力に対応した制御信号を生成し、前記リングオシレータへ供給する制御信号生成回路とを具備し、前記リングオシレータは、多段接続された遅延回路と、前記多段接続された遅延回路の各段の出力信号を択一的に選択し、遅延回路の遅延段数を決定するマルチプレクサと、前記マルチプレクサの出力信号を反転させる反転遅延回路と、複数の単位容量の接続個数を切換えることにより容量値が変化するように構成された可変容量と、補正情報を参照し、前記マルチプレクサの入力の選択および前記可変容量の容量接続個数を制御する遅延段数・可変容量個数制御回路とを具備することを特徴とするデジタル方式PLL回路。

F-Term (15)：

5J106AA04 ,  5J106CC01 ,  5J106CC21 ,  5J106CC52 ,  5J106CC58 ,  5J106DD09 ,  5J106DD24 ,  5J106DD38 ,  5J106DD46 ,  5J106GG01 ,  5J106HH10 ,  5J106JJ01 ,  5J106KK12 ,  5J106KK25 ,  5J106KK36

Patent cited by the Patent：

Cited by examiner (1)

• ディジタルPLL回路
  Gazette classification：公開公報   Application number：特願平8-351062   Applicant：株式会社東芝