ディジタルPLL回路

Inventor：
Applicant, Patent owner：
Agent (1)：佐藤一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1996351062
Publication number (International publication number)：1997238072
Application date： Dec. 27, 1996
Publication date： Sep. 09, 1997
Summary：

【要約】【課題】複雑なアルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルPLLを提供する。【解決手段】ディレイ可変回路16のディレイ段数制御を、位相比較回路14からの位相比較出力情報ではなく、周波数比較回路11からの周波数比較出力情報に基づいて行い、また、ディレイ可変回路16の負荷容量可変回路の制御も、周波数比較出力情報を主とし、位相比較出力情報を補助として用いることにより行う。これにより複雑な制御用アルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルPLLを構成することができる。

Claim (excerpt)：

出力クロック信号の周波数と基準クロック信号の周波数とを比較し、周波数比較出力情報を発生する周波数比較回路と、前記周波数比較回路からの前記周波数比較出力情報に基づき、所定ディジタル信号を発生するディレイ制御回路と、前記出力クロック信号を発生し、前記ディレイ制御回路により発生した前記所定ディジタル信号に応じて前記出力クロック信号の発振周波数を変更するクロック信号発生回路とを備えたことを特徴とするディジタルPLL回路。

IPC (3)：

H03L 7/06 , H03H 11/26 , H03L 7/087

FI (3)：

H03L 7/06 D , H03H 11/26 D , H03L 7/08 P

Patent cited by the Patent：

Cited by examiner (7)

リングオシレータ回路
Gazette classification：公開公報 Application number：特願平3-180356 Applicant：日本電気アイシーマイコンシステム株式会社
特開平3-259619
周波数同期装置及びクロック信号再生装置
Gazette classification：公開公報 Application number：特願平6-047145 Applicant：富士通株式会社

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