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J-GLOBAL ID：200903094567580563

半導体集積回路およびその製造方法

Inventor： 三井 正 ,  稗田 克彦
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1996138347
Publication number (International publication number)：1997102457
Application date： May. 31, 1996
Publication date： Apr. 15, 1997
Summary：

【要約】【課題】 本発明は、エッチングによって半導体ウエハ上に回路パターン特徴およびフォトリソグラフ・アライメントマークを同時に形成する場合に容易に検出できるアライメントマークを確実に形成すること目的である。【解決手段】 アライメントマーク15は、複数の小さいマーク17から構成されている複合マークとして形成され、小さいマークは、形状、寸法、および間隔が回路パターン特徴と十分に類似しており、回路パターン特徴の領域内のエッチング速度と、それぞれの小さいマークの領域内のエッチング速度が実質的に同じであることを特徴とする。

Claim (excerpt)：

エッチングによって半導体ウエハ上に回路パターン特徴およびフォトリソグラフ・アライメントマークを同時に形成することを具備する半導体集積回路の製造方法であって、前記アライメントマークは、複数の小さいマークから構成されている複合マークとして形成され、前記小さいマークは、形状、寸法、および間隔において前記回路パターン特徴と十分に類似しておりそれにより前記回路パターン特徴の領域内のエッチング速度とそれぞれの小さいマークの領域内のエッチング速度とが実質的に同じであることを特徴とする半導体集積回路の製造方法。

IPC (2)：

H01L 21/027 ,  H01L 21/68

FI (2)：

H01L 21/30 502 M ,  H01L 21/68 F

Patent cited by the Patent：

Cited by examiner (3)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平5-191052   Applicant：日本電気株式会社
• 特開昭59-100528
  
• 特開昭59-100528