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J-GLOBAL ID：200903094675323275

半導体装置

Inventor： 小林 孝 ,  藤平 龍彦 ,  阿部 和 ,  新村 康 ,  井上 正範
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：2001176500
Publication number (International publication number)：2003008014
Application date： Jun. 12, 2001
Publication date： Jan. 10, 2003
Summary：

【要約】【課題】MOS半導体装置の耐圧とオン抵抗とのトレードオフ関係を改善し、高耐圧、低オン抵抗でしかも高速スイッチングが可能なMOSFETやIGBT等のMOS半導体装置を提供する。【解決手段】高比抵抗のn- ドリフト層12の表面露出部であるn- 表面領域14の表面形状をpウェル領域13で囲まれたストライプ状とし、n+ ソース領域15を含むpウェル領域13の面積に対するn- 表面領域14の面積比を、0.01〜0.2の範囲とする。ガードリングの数nを耐圧Vbr(V )/100以上とし、間隔を例えば1μm以下と狭くする。

Claim (excerpt)：

第一もしくは第二導電型の低抵抗層と、その低抵抗層上に配置された少なくとも第一導電形半導体領域を含む電圧支持層と、電圧支持層の表面層に配置された第二導電型ウェル領域と、その第二導電型ウェル領域の表面層に配置された第一導電型ソース領域と、電圧支持層が第二導電型ウェル領域に囲まれて表面に達している部分である第一導電型表面領域と第一導電型ソース領域とに挟まれた第二導電型ウェル領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、第一導電型ソース領域と第二導電型ウェル領域との表面に共通に接触して設けられたソース電極と、前期低抵抗層の裏面側に設けられたドレイン電極とを有する半導体装置において、第一導電型ソース領域を含めた第二導電型ウェル領域の表面積に対する、第一導電型表面領域の表面積の比が、0.01〜0.2の範囲にあることを特徴とする半導体装置。

IPC (4)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 655 ,  H01L 21/336

FI (10)：

H01L 29/78 652 F ,  H01L 29/78 652 C ,  H01L 29/78 652 H ,  H01L 29/78 652 P ,  H01L 29/78 652 S ,  H01L 29/78 655 A ,  H01L 29/78 655 B ,  H01L 29/78 655 F ,  H01L 29/78 655 G ,  H01L 29/78 658 J

Patent cited by the Patent：

Cited by applicant (2)

• MOS型半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平7-302352   Applicant：富士電機株式会社
• 半導体装置
  Gazette classification：公開公報   Application number：特願2000-169881   Applicant：三菱電機株式会社, 菱電セミコンダクタシステムエンジニアリング株式会社

Cited by examiner (2)

• MOS型半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平7-302352   Applicant：富士電機株式会社
• 半導体装置
  Gazette classification：公開公報   Application number：特願2000-169881   Applicant：三菱電機株式会社, 菱電セミコンダクタシステムエンジニアリング株式会社