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J-GLOBAL ID：200903095015675906

半導体記憶装置

Inventor： 岡本 利治
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996137148
Publication number (International publication number)：1997320283
Application date： May. 30, 1996
Publication date： Dec. 12, 1997
Summary：

【要約】【課題】センスアンプ(SA3)のVREF特性を得るにあたり、シングルゲート型のNMOSをリファレンスセルトランジスタ(RT)として用いても、MCT1と同じID-VG特性を実現し、長時間の信頼性を確保するとともに、チップサイズを小さく且つ精度よく簡単な回路で実現することにある。【解決手段】浮遊ゲートを備えたスタックゲート型のNMOSをMCT1に用い且つSA3に差動増幅方式をとる不揮発性メモリにおいて、そのSA3のVREF電圧を得るにあたり、シングルゲート型のNMOSをダミーメモリセルであるRT4に用いる。そのRT4のゲート電圧としては、直列接続した容量素子C1,C2により分圧した中間電位を供給する。そして、容量素子C1,C2の容量比をMCT1の容量比とほぼ同じに設定する。

Claim (excerpt)：

浮遊ゲートを備えたスタックゲート型のNMOSからなり、ゲートにワード線信号を供給されるメモリセルトランジスタと、前記メモリセルトランジスタに接続され、ゲートに列選択信号を供給される列選択トランジスタと、電源および接地間に直列接続した第1および第2の容量素子と、シングルゲート型のNMOSからなり、参照電圧を得るために前記第1および第2の容量素子の接続点の電位をゲートに供給されるリファレンストランジスタと、前記リファレンストランジスタのゲートに接続したディスチャージ用トランジスタと、前記列選択トランジスタを介した前記メモリセルトランジスタ側の電圧および前記リファレンストランジスタ側の電圧を比較するための差動増幅方式をとるセンスアンプとを有し、前記第1および第2の容量素子の容量比を前記メモリセルトランジスタの容量比とほぼ同じに設定したことを特徴とする半導体記憶装置。

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭60-175299
  
• 電圧発生装置
  Gazette classification：公開公報   Application number：特願平4-045670   Applicant：三菱電機株式会社