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J-GLOBAL ID：200903098145539264

半導体装置の製造方法

Inventor：
小原 文雄

About 小原 文雄

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吉原 晋二

About 吉原 晋二

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金森 勝彦

About 金森 勝彦

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倉橋 崇

About 倉橋 崇


Applicant, Patent owner：
日本電装株式会社

About 日本電装株式会社


Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1995120138
Publication number (International publication number)：1996316497
Application date： May. 18, 1995
Publication date： Nov. 29, 1996
Summary：
【要約】【目的】保護キャップを有する半導体装置を容易に製造する。【構成】シリコンウェハ32には可動ゲートMOSトランジスタ(センサ素子;機能素子)が形成されている。シリコンウェハ32の表面における素子の形成領域の周囲に、シリコン薄膜よりなる接合枠21をパターニングする。キャップ形成用シリコンウェハ33には脚部23が突設され、脚部23の底面に金の膜よりなる接合層24のパターンが形成されている。キャップ形成用シリコンウェハ33をシリコンウェハ32上に配置し、金/シリコン共晶温度以上に加熱してシリコンウェハ32の接合枠21とキャップ形成用シリコンウェハ33の接合層24とを接合し、両ウェハ32,33を各チップ毎にダイシングする。
Claim (excerpt)：
半導体基板の表面に機能素子が形成されるとともに、半導体基板の表面において機能素子に対し空隙をもって覆うキャップが設けられた半導体装置の製造方法であって、機能素子形成用の半導体ウェハの表面における機能素子の形成領域の周囲に、シリコン薄膜よりなる接合枠をパターニングするとともに、キャップ形成用ウェハにおける前記接合枠パターンに対応する部位に金の膜よりなる接合層をパターニングする第1工程と、前記半導体ウェハの接合枠と前記キャップ形成用ウェハの接合層とが接触する状態にて、金/シリコン共晶温度以上に加熱して前記半導体ウェハの接合枠と前記キャップ形成用ウェハの接合層とを接合する第2工程と、前記半導体ウェハを各チップ毎にダイシングする第3工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 29/84 ,  H01L 27/04 ,  H01L 21/822
FI (2)：
H01L 29/84 B ,  H01L 27/04 H
Patent cited by the Patent：
Cited by applicant (4)
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Cited by examiner (4)
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