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J-GLOBAL ID：200903098359842550

半導体装置の製造方法

Inventor： 安部 潤一郎
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1998377123
Publication number (International publication number)：2000200831
Application date： Dec. 30, 1998
Publication date： Jul. 18, 2000
Summary：

【要約】【課題】 半導体基板に形成した溝内へ絶縁膜を埋め込む際にボイドが発生せず、かつ半導体基板に形成する素子の特性劣化を防止することが可能なSTI構造の半導体装置の製造方法を提供する。【解決手段】 半導体基板101の表面に溝102を形成し、その溝内にTEOSガスを分解して生成される絶縁膜を埋め込んでSTI構造を形成する製造方法において、絶縁膜の埋め込み工程として、TEOSガスを気相熱分解した第1のTEOSNSG膜114を成長する第1の成長工程と、TEOSガスを半導体基板101の表面で表面熱分解した第2のTEOSNSG膜115を成長する第2の成長工程とを含む。第1のTEOSNSG膜114で半導体基板101の表面状態に依存しない均一な膜を形成するとともに溝102のアスペクト比を緩和し、第2のTEOSNSG膜115で溝102内を埋め込むことで、ボイドが生じることなく高効率で絶縁膜を埋め込むことが可能となる。

Claim (excerpt)：

半導体基板の表面に溝を形成する工程と、前記溝内にTEOS(テトラエトキシシラン)ガスを分解して生成される絶縁膜を埋め込む工程とを含む半導体装置の製造方法において、前記絶縁膜の埋め込み工程は、前記TEOSガスを気相熱分解した第1の絶縁膜を前記半導体基板上に成長する第1の成長工程と、前記TEOSガスを前記半導体基板の表面で表面熱分解した第2の絶縁膜を前記半導体基板上に成長する第2の成長工程とで構成されることを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/762 ,  H01L 21/31 ,  H01L 21/316 ,  H01L 21/76

FI (4)：

H01L 21/76 D ,  H01L 21/31 B ,  H01L 21/316 X ,  H01L 21/76 L

F-Term (29)：

5F032AA34 ,  5F032AA44 ,  5F032AA70 ,  5F032CA17 ,  5F032DA02 ,  5F032DA33 ,  5F032DA53 ,  5F032DA78 ,  5F045AA03 ,  5F045AA06 ,  5F045AB31 ,  5F045AB32 ,  5F045AB33 ,  5F045AC07 ,  5F045AD09 ,  5F045AD10 ,  5F045AD11 ,  5F045AE19 ,  5F045AE21 ,  5F045AF03 ,  5F045CA05 ,  5F045GH10 ,  5F058BA20 ,  5F058BD01 ,  5F058BD07 ,  5F058BF02 ,  5F058BF04 ,  5F058BF27 ,  5F058BJ06

Patent cited by the Patent：

Cited by examiner (1)

• 薄膜の形成方法
  Gazette classification：公開公報   Application number：特願平6-211442   Applicant：株式会社東芝