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J-GLOBAL ID：200903099207204163

薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板

Inventor： 佐藤 健史 ,  糸賀 敏彦 ,  芝 健夫
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男 (外2名)
Gazette classification：公開公報
Application number (International application number)：2002134885
Publication number (International publication number)：2003332581
Application date： May. 10, 2002
Publication date： Nov. 21, 2003
Summary：

【要約】【課題】 液晶の駆動に適した高耐圧な薄膜トランジスタと、低電圧駆動可能な高駆動力の薄膜トランジスタを同1基板上に形成する簡便な製造方法を提供する。又、保持容量の面積を削減して、表示装置の高開口率化を図り得る薄膜トランジスタ基板を提供する。【解決手段】 本発明の第1の観点は、高耐圧と高駆動力のゲート絶縁膜の厚さの異なる薄膜トランジスタの不純物領域を、共に同じ膜厚を有する2層のゲート絶縁膜を通してドーパントを注入することにより形成する製造方法である。本発明の第2の観点は、表示装置に用いる薄膜トランジスタを構成する絶縁膜の1層の延在部分を用いてその占有面積を縮小する。

Claim (excerpt)：

基板の上部に、結晶性半導体膜領域を形成する工程、前記複数の結晶性半導体膜領域を覆って第1の絶縁膜を形成する工程、前記第1の絶縁膜層の所望位置に第1のゲート電極を形成する工程、次いで、当該基板の上部に第2の絶縁膜層を形成する工程、前記第2の絶縁膜層の所望位置に第2のゲート電極となす為の導体層を形成する工程、N型トランジスタを構成する為の前記結晶性半導体膜領域に、少なくとも前記第1の絶縁膜及び前記第2の絶縁膜とを介してN型不純物を注入し、当該N型トランジスタの第1及び第2の不純物領域を形成する工程、P型トランジスタを構成する為の前記結晶性半導体膜領域に、少なくとも前記第1の絶縁膜及び前記第2の絶縁膜とを介してP型不純物を注入し、当該P型トランジスタの第1及び第2の不純物領域を形成する工程、を少なくとも有することを特徴とする薄膜トランジスタ基板の製造方法。

IPC (7)：

H01L 29/786 ,  H01L 21/20 ,  H01L 21/336 ,  H01L 21/8234 ,  H01L 27/08 331 ,  H01L 27/088 ,  G02F 1/1368

FI (10)：

H01L 21/20 ,  H01L 27/08 331 E ,  G02F 1/1368 ,  H01L 29/78 613 A ,  H01L 29/78 617 U ,  H01L 29/78 616 A ,  H01L 29/78 617 K ,  H01L 29/78 617 L ,  H01L 29/78 612 B ,  H01L 27/08 102 C

F-Term (95)：

2H092GA59 ,  2H092JA25 ,  2H092JA29 ,  2H092JA46 ,  2H092JB13 ,  2H092JB32 ,  2H092JB38 ,  2H092JB42 ,  2H092JB51 ,  2H092JB58 ,  2H092JB63 ,  2H092JB69 ,  2H092KA04 ,  2H092MA07 ,  2H092MA12 ,  2H092MA28 ,  2H092MA35 ,  2H092MA37 ,  5F048AA05 ,  5F048AC01 ,  5F048AC04 ,  5F048AC10 ,  5F048BB09 ,  5F048BB16 ,  5F048BC06 ,  5F048BF11 ,  5F052AA02 ,  5F052BB07 ,  5F052DA02 ,  5F052DB01 ,  5F052DB03 ,  5F052DB07 ,  5F052JA01 ,  5F052JA04 ,  5F110AA02 ,  5F110AA09 ,  5F110AA12 ,  5F110AA16 ,  5F110AA30 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110EE04 ,  5F110EE06 ,  5F110EE14 ,  5F110EE22 ,  5F110EE23 ,  5F110EE28 ,  5F110EE31 ,  5F110EE44 ,  5F110FF02 ,  5F110FF09 ,  5F110FF22 ,  5F110FF28 ,  5F110FF29 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG43 ,  5F110GG44 ,  5F110GG45 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL04 ,  5F110HL05 ,  5F110HL06 ,  5F110HL12 ,  5F110HL23 ,  5F110HM13 ,  5F110HM15 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110NN72 ,  5F110NN73 ,  5F110NN78 ,  5F110PP03 ,  5F110PP34 ,  5F110QQ04 ,  5F110QQ05 ,  5F110QQ11 ,  5F110QQ23 ,  5F110QQ24

Patent cited by the Patent：

Cited by examiner (2)

• 薄膜半導体装置
  Gazette classification：公開公報   Application number：特願平4-166673   Applicant：カシオ計算機株式会社
• 半導体装置およびその作製方法
  Gazette classification：公開公報   Application number：特願2000-085444   Applicant：株式会社半導体エネルギー研究所