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J-GLOBAL ID：201002229462546858   Reference number：10A0794382

Design of New Logic Architectures Utilizing Optimized Suspended-Gate Single-Electron Transistors

最適化サスペンデドゲート単一電子トランジスタを利用した新論理アーキテクチャの設計

Author (8)： PRUVOST Benjamin (Tokyo Inst. Technol., Tokyo, JPN) ,  UCHIDA Ken (Tokyo Inst. Technol., Tokyo, JPN) ,  UCHIDA Ken (Japan Sci. and Technol., Tsukuba, JPN) ,  MIZUTA Hiroshi (Tokyo Inst. Technol., Tokyo, JPN) ,  MIZUTA Hiroshi (Japan Sci. and Technol., Tsukuba, JPN) ,  MIZUTA Hiroshi (Univ. Southampton, GBR) ,  ODA Shunri (Tokyo Inst. Technol., Tokyo, JPN) ,  ODA Shunri (Japan Sci. and Technol., Tsukuba, JPN)
Material： IEEE Transactions on Nanotechnology  (IEEE Trans Nanotechnol)
Volume： 9  Issue： 4  Page： 504-512  Publication year： Jul. 2010 
JST Material Number： W1355A  ISSN： 1536-125X  CODEN： ITNECU  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： modeling ,  cantilever beam ,  MEMS ,  nanostructure ,  *single electron transistor ,  *simulation ,  *SPICE program ,  three dimensional modeling ,  NEMS
Semi thesaurus term： cantilever

JST classification (1)： Transistors  (NC03070N)

Terms in the title (5)： 最適化 ,  単一電子トランジスタ ,  論理 ,  アーキテクチャ ,  設計