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J-GLOBAL ID：201103002145730704

表示装置およびその製造方法

Inventor： 若木 政利
Applicant, Patent owner： パナソニック液晶ディスプレイ株式会社
Agent (3)： 秋田 収喜 ,  近野 恵一 ,  特許業務法人はるか国際特許事務所
Gazette classification：公開公報
Application number (International application number)：2010054122
Publication number (International publication number)：2011187859
Application date： Mar. 11, 2010
Publication date： Sep. 22, 2011
Summary：

【課題】 ボトムゲート構造のTFTを有する表示装置の生産性の低下を抑えるとともに、表示特性の劣化を抑える。【解決手段】 複数の薄膜トランジスタが形成された基板を有する表示パネルを備え、前記薄膜トランジスタは、前記基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層され、かつ、前記半導体膜の上にはソース電極の一部または全部およびドレイン電極の一部または全部がコンタクト膜を介して積層されており、前記コンタクト膜は、前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分が酸化されている表示装置であって、それぞれの前記コンタクト膜は、前記半導体膜と接している面の反対側が凹凸を有する曲面であり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上である表示装置。【選択図】 図2

Claim (excerpt)：

複数の薄膜トランジスタが形成された基板を有する表示パネルを備え、 前記薄膜トランジスタは、前記基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層され、かつ、前記半導体膜の上にはソース電極の一部または全部およびドレイン電極の一部または全部がコンタクト膜を介して積層されており、 前記コンタクト膜は、前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分が酸化されている表示装置であって、 それぞれの前記コンタクト膜は、前記半導体膜と接している面の反対側が凹凸を有する曲面であり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上であることを特徴とする表示装置。

IPC (5)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/136 ,  H01L 51/50 ,  H05B 33/10

FI (9)：

H01L29/78 616T ,  H01L29/78 616L ,  H01L29/78 618E ,  H01L29/78 618B ,  H01L29/78 616V ,  H01L29/78 619A ,  G02F1/1368 ,  H05B33/14 A ,  H05B33/10

F-Term (58)：

2H092JA26 ,  2H092JA28 ,  2H092JA44 ,  2H092KA04 ,  2H092KA05 ,  2H092KA07 ,  2H092KA10 ,  2H092KA24 ,  2H092MA23 ,  2H092NA27 ,  3K107AA01 ,  3K107BB01 ,  3K107CC21 ,  3K107CC45 ,  3K107EE04 ,  3K107FF15 ,  3K107GG23 ,  5F110AA03 ,  5F110AA16 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE02 ,  5F110EE03 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG14 ,  5F110GG15 ,  5F110GG19 ,  5F110GG25 ,  5F110GG45 ,  5F110HK04 ,  5F110HK06 ,  5F110HK09 ,  5F110HK15 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK28 ,  5F110HK35 ,  5F110HK41 ,  5F110HK42 ,  5F110HM02 ,  5F110NN02 ,  5F110NN12 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN37 ,  5F110NN71 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ02

Patent cited by the Patent：

Cited by applicant (9)

• 薄膜トランジスタ素子及びその製造方法
  Gazette classification：公開公報   Application number：特願平10-300088   Applicant：日本電気株式会社
• 有機エレクトロルミネッセンス装置及び電子機器
  Gazette classification：公開公報   Application number：特願2006-352679   Applicant：セイコーエプソン株式会社
• 絶縁ゲート型トランジスタおよびその製造方法
  Gazette classification：公開公報   Application number：特願平5-210173   Applicant：松下電器産業株式会社
• 逆スタッガ型TFTの製造方法
  Gazette classification：公開公報   Application number：特願平4-296237   Applicant：富士通株式会社
• 薄膜トランジスタの製造方法
  Gazette classification：公開公報   Application number：特願平10-204627   Applicant：三菱電機株式会社
• 薄膜トランジスタパネルの製造方法
  Gazette classification：公開公報   Application number：特願平3-335875   Applicant：カシオ計算機株式会社
• アクティブマトリクス表示装置の製造方法
  Gazette classification：公開公報   Application number：特願平6-222193   Applicant：株式会社東芝
• 半導体装置とその製造方法
  Gazette classification：公開公報   Application number：特願平4-243007   Applicant：株式会社日立製作所
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平9-096288   Applicant：シャープ株式会社

Cited by examiner (2)

• 薄膜トランジスタ素子及びその製造方法
  Gazette classification：公開公報   Application number：特願平10-300088   Applicant：日本電気株式会社
• 有機エレクトロルミネッセンス装置及び電子機器
  Gazette classification：公開公報   Application number：特願2006-352679   Applicant：セイコーエプソン株式会社