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J-GLOBAL ID：201202237948528115   Reference number：12A0063217

A Dynamically Configurable NoC Test Access Mechanism

動的構成が可能なNoCテストアクセスメカニズム

Author (3)： SBIAI Takieddine (Chiba Univ., Chiba, JPN) ,  NAMBA Kazuteru (Chiba Univ., Chiba, JPN) ,  ITO Hideo (Chiba Univ., Chiba, JPN)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 111  Issue： 324(VLD2011 52-90)  Page： 49-54  Publication year： Nov. 21, 2011 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 短報  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： VLSI ,  *design ,  *interconnection network ,  reuse ,  plan ,  *test structure
Semi thesaurus term： SOC ,  *VLSI design ,  *NoC ,  test plan

JST classification (2)： Semiconductor integrated circuit  (NC03162T) ,  Measurement,testing and reliability of solid-state devices  (NC03040G)

Terms in the title (1)： NoC