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J-GLOBAL ID：201203086623638408

半導体装置および半導体装置の製造方法

Inventor： 望月 和浩 ,  嶋本 泰洋 ,  石垣 隆士 ,  寺野 昭久 ,  土屋 朋信
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2010181822
Publication number (International publication number)：2012043864
Application date： Aug. 16, 2010
Publication date： Mar. 01, 2012
Summary：

【課題】半導体装置、ショットキーバリアダイオードの特性を向上させる。【解決手段】禁制帯幅の異なる第1膜と第2膜とが積層されたヘテロ接合部を少なくとも一つ有する積層体Hと、積層体Hと同層の積層物よりなるダミー積層体Dと、積層体Hとダミー積層体Dとの間に設けられた溝Gと、溝内部を含み積層体Hの上部からダミー積層体Dの上部まで延在するように配置され、積層体Hの第1の側壁に接するように配置され、積層体Hとの間にショットキー接続される第1電極SEと、積層体Hの第1の側壁と対向する第2の側壁に接するように配置された第2電極OHEと、で半導体装置を構成する。このように、ダミー積層体Dを残存させ、積層体Hとの間に溝Gを設け、溝内部に充填された第1電極SEによって、側壁コンタクトを実現したので、積層体Hをエッチングする際の欠陥が溝底部に発生する確率を低減でき、逆リーク電流を低減することができる。【選択図】図1

Claim (excerpt)：

禁制帯幅の異なる第1膜と第2膜とが積層されたヘテロ接合部を少なくとも一つ有する第1積層体と、 前記第1積層体と同層の積層物よりなる第2積層体と、 前記第1積層体と前記第2の積層体との間に設けられた溝と、 前記溝内部を含み前記第1積層体の上部から前記第2積層体の上部まで延在するように配置され、前記第1積層体の第1側壁に接するように配置され、前記第1積層体との間にショットキー接続される第1電極と、 前記第1積層体の前記第1側壁と対向する第2側壁に接するように配置された第2電極と、を有する半導体装置。

IPC (2)：

H01L 29/47 ,  H01L 29/872

FI (3)：

H01L29/48 F ,  H01L29/48 D ,  H01L29/48 P

F-Term (13)：

4M104AA04 ,  4M104AA07 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB14 ,  4M104DD68 ,  4M104EE01 ,  4M104FF04 ,  4M104FF13 ,  4M104FF27 ,  4M104GG03 ,  4M104HH20

Patent cited by the Patent：

Cited by applicant (1)

• 窒化物半導体装置
  Gazette classification：公開公報   Application number：特願2007-286613   Applicant：パナソニック株式会社

Cited by examiner (1)

• 窒化物半導体装置
  Gazette classification：公開公報   Application number：特願2007-286613   Applicant：パナソニック株式会社