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J-GLOBAL ID：201302252829069036   Reference number：13A0038285

AES Cryptographic Circuit utilizing Dual-Rail RSL Memory Technique

Dual-Rail RSLメモリ方式を利用したサイドチャネル攻撃耐性を有するAES暗号回路

Author (4)： HASHIMOTO YUKI (立命館大 大学院理工学研究科) ,  SHIOZAKI MITSURU (立命館大 大学院総合理工学研究機構) ,  KUBOTA TAKAYA (立命館大 大学院総合理工学研究機構) ,  FUJINO TAKESHI (立命館大 理工)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 112  Issue： 324(ICD2012 76-85)  Page： 43-48  Publication year： Nov. 20, 2012 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： integrated circuit memory ,  computer security ,  national standard ,  analysis ,  electronic circuit ,  *cryptogram ,  cyberattack
Semi thesaurus term： AES ,  dual-rail RSL memory ,  side channel attack ,  cipher circuit ,  differential power analysis ,  correlation power analysis

JST classification (1)： Code theory  (ND02030R)

Terms in the title (4)： チャネル ,  攻撃耐性 ,  AES ,  暗号回路