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J-GLOBAL ID：201302262599966250   Reference number：13A1513793

A cost-effective 45nm 6T-SRAM reducing 50mV Vmin and 53% standby leakage with multi-Vt asymmetric halo MOS and write assist circuitry

低コスト・マルチVt非対称Halo MOSによるVmin改善とスタンバイリーク低減を実現した45nm 6T-SRAM

Author (10)： NII KOJI (ルネサスエレクトロニクス) ,  NII KOJI (金沢大) ,  YABUUCHI MAKOTO (ルネサスエレクトロニクス) ,  YABUUCHI MAKOTO (金沢大) ,  FUJIWARA HIDEHIRO (ルネサスエレクトロニクス) ,  TSUKAMOTO YASUMASA (ルネサスエレクトロニクス) ,  ISHII YUICHIRO (ルネサスエレクトロニクス) ,  ISHII YUICHIRO (金沢大) ,  MATSUMURA TETSUYA (日本大) ,  MATSUDA YOSHIO (金沢大)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 113  Issue： 173(ICD2013 47-69)  Page： 53-57  Publication year： Jul. 25, 2013 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 短報  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *SRAM ,  *MOS integrated circuit ,  *leakage current ,  cost reduction ,  tolerance limit
Semi thesaurus term： cost reduction ,  operating margin

JST classification (1)： Semiconductor integrated circuit  (NC03162T)

Terms in the title (8)： マルチ ,  VT ,  非対称 ,  HALO ,  MOS ,  スタンバイ ,  リーク ,  SRAM