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J-GLOBAL ID：201403064450196960

半導体メモリ装置およびその製造方法

Inventor：
須田 良幸

About 須田 良幸

, 
佐藤 芳彦

About 佐藤 芳彦


Applicant, Patent owner：
国立大学法人東京農工大学

About 国立大学法人東京農工大学


Agent (2)： 大渕 美千栄 ,  布施 行夫
Gazette classification：公開公報
Application number (International application number)：2012270226
Publication number (International publication number)：2014116495
Application date： Dec. 11, 2012
Publication date： Jun. 26, 2014
Summary：
【課題】ダイオード特性を有する半導体メモリ装置を提供する。【解決手段】本発明に係る半導体メモリ装置100は、n型の第1半導体層10と、第1半導体層10上に形成され、電子を捕獲する電子捕獲層20と、電子捕獲層20上に形成されたp型の第2半導体層30と、第1半導体層10と電気的に接続された第1電極40と、第2半導体層30と電気的に接続された第2電極50と、を含み、電子捕獲層20は、炭素とシリコンとを含む層であって、第1電極40と第2電極50との間に電圧が印加されることによって、第2半導体層30との界面において、電子を捕獲および放出する層である。【選択図】図1
Claim (excerpt)：
n型の第1半導体層と、 前記第1半導体層上に形成され、電子を捕獲する電子捕獲層と、 前記電子捕獲層上に形成されたp型の第2半導体層と、 前記第1半導体層と電気的に接続された第1電極と、 前記第2半導体層と電気的に接続された第2電極と、 を含み、 前記電子捕獲層は、 炭素とシリコンとを含む層であって、前記第1電極と前記第2電極との間に電圧が印加されることによって、前記第2半導体層との界面において、電子を捕獲および放出する層である、半導体メモリ装置。
IPC (5)：
H01L 27/10 ,  H01L 45/00 ,  H01L 49/00 ,  G11C 13/00 ,  H01L 27/105
FI (5)：
H01L27/10 451 ,  H01L45/00 Z ,  H01L49/00 Z ,  G11C13/00 110R ,  H01L27/10 448
F-Term (17)：
5F083FZ10 ,  5F083GA09 ,  5F083GA12 ,  5F083GA15 ,  5F083GA21 ,  5F083JA36 ,  5F083JA38 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083NA03 ,  5F083PR33
Patent cited by the Patent：
Cited by applicant (3)

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