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J-GLOBAL ID:201603003998460794
回路シミュレーション方法
Inventor:
,
Applicant, Patent owner:
Agent (1):
玉村 静世
Gazette classification:特許公報
Application number (International application number):2011271228
Publication number (International publication number):2013122704
Patent number:5875355
Application date: Dec. 12, 2011
Publication date: Jun. 20, 2013
Claim (excerpt):
【請求項1】 基板にPウェルとディープNウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う回路シミュレーション方法であって、
上記ディープNウェルの上記Pウェル領域への拡散状況に応じて、上記Pウェルと上記基板とを繋ぐ抵抗セグメントの並列成分を削減することにより、上記抵抗セグメントの合成値である抵抗値の上昇を表現する処理を演算処理装置に実行させる回路シミュレーション方法。
IPC (1):
FI (3):
G06F 17/50 666 V
, G06F 17/50 666 L
, G06F 17/50 666 S
Patent cited by the Patent:
Cited by applicant (3)
Cited by examiner (3)
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