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J-GLOBAL ID：201702237180891098   Reference number：17A0243052

Implementation of Binarized Deep Neural Network for FPGA Considering Power Performance Enhancement

電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装

Author (3)： YONEKAWA HARUYOSHI (東京工大 工学院) ,  NAKAHARA HIROKI (東京工大 工学院) ,  MOTOMURA MASATO (北大 大学院情報科学研究科)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 116  Issue： 415(VLD2016 70-101)  Page： 127-132  Publication year： Jan. 16, 2017 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *electric power ,  *performance ,  *improvement of efficiency ,  *transformation and conversion ,  *neural network(biomodel) ,  *packaging(mounting) ,  image recognition ,  equipment ,  convolution ,  speedup ,  consumed electric power ,  logic circuit ,  batch processing ,  normalization ,  accuracy ,  connection ,  efficiency
Semi thesaurus term： *binarization ,  *deep neural network ,  *FPGA Implementation ,  embedded device ,  decreasing of electric power ,  arithmetic circuit ,  Recognition Accuracy ,  memory access ,  area efficiency

JST classification (3)： Semiconductor integrated circuit  (NC03162T) ,  Pattern recognition  (JE07000S) ,  Graphic and image processing in general  (JE04010I)

Reference (24)：

• Caffe: Deep learning framework, http://caffe.berkeleyvision.org/
• S. Cadambi, A. Majumdar, M. Becchi, S. Chakradhar and H. P. Graf, “A programmable parallel accelerator for learning and classification,” PACT2010, 2010, pp.273-284.
• S. Chakradhar, M. Sankaradas, V. Jakkula and S. Cadambi, “A dynamically configurable coprocessor for convolutional neural networks,” ISCA2010, 2010, pp.247-257.
• The CIFAR-10 data set, http://www.cs.toronto.edu/kriz/cifar.html
• J. Cong and B. Xiao, “Minimizing computation in convolutional neural networks,” ICANN2014, 2014, pp. 281-290.

Terms in the title (3)： 二値化 ,  ディープニューラルネットワーク ,  FPGA実装