Art

J-GLOBAL ID：201702287519700599   Reference number：17A1273629

On How to Design Dataflow FPGA-Based Accelerators for Convolutional Neural Networks

畳込みニューラルネットワークのためのデータフローFPGAベースの加速器の設計法について【Powered by NICT】

Author (3)： Natale Giuseppe ,  Bacis Marco ,  Santambrogio Marco Domenico
Material： IEEE Conference Proceedings  (IEEE Conf Proc)
Volume： 2017  Issue： ISVLSI  Page： 639-644  Publication year： 2017 
JST Material Number： W2441A  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Abstract/Point： In the past few years we have ...

Register(free) or Log In to access     To see more with JDream III (charged).   {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=17A1273629&from=J-GLOBAL&jstjournalNo=W2441A") }}

Thesaurus term： hardware ,  *convolution ,  *accelerator ,  optimization ,  *neural network(biomodel) ,  queuing time ,  flexibility ,  energy efficiency ,  *FPGA ,  learning algorithm ,  image
Semi thesaurus term： ハイパーパラメータ ,  設計方法論 ,  再構成可能性 ,  *データフロー , 【Automatic Indexing@JST】

JST classification (1)： Pattern recognition  (JE07000S)

Terms in the title (5)： 畳込みニューラルネットワーク ,  データフロー ,  FPGA ,  加速器 ,  設計法