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J-GLOBAL ID：201703015411479825

クロック生成装置およびクロックデータ復元装置

Inventor：
浅田 邦博

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飯塚 哲也

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峠 仁人

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名倉 徹

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三浦 賢

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村上 芳道

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Applicant, Patent owner：
ザインエレクトロニクス株式会社

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Agent (3)： 長谷川 芳樹 ,  黒木 義樹 ,  柴田 昌聰
Gazette classification：公開公報
Application number (International application number)：2016009903
Publication number (International publication number)：2017130838
Application date： Jan. 21, 2016
Publication date： Jul. 27, 2017
Summary：
【課題】CID耐性を改善することができるクロックデータ復元装置およびクロック生成装置を提供する。【解決手段】クロック生成装置1Aは、信号選択部10、位相検出部13、位相制御部14、選択部15、位相遅延部20、時間測定部30および位相選択部40を含む。位相遅延部20は、縦続接続された複数個の遅延素子211〜21Pを含む。位相選択部40は、遅延素子211〜21Pのうちの何れかの遅延素子から出力される信号を選択して帰還クロック(Feedback Clock)として出力する。位相検出部13は、エッジ信号(Edge)と帰還クロック(Feedback Clock)との間の位相関係を検出する。位相制御部14は、位相検出部13により検出される位相差が小さくなるように位相選択部40による信号選択動作を制御するための制御信号を生成し、選択部15を介してこの制御信号を位相選択部40へ出力する。【選択図】図2
Claim (excerpt)：
帰還クロック、ビットレートに応じたタイミングでエッジを有するエッジ信号、および、前記エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を入力し、前記エッジ検出信号が有意レベルであるときに前記エッジ信号を選択して出力し、前記エッジ検出信号が非有意レベルであるときに前記帰還クロックを論理反転した信号を選択して出力する信号選択部と、 縦続接続された複数個の遅延素子を含み、前記信号選択部から出力される信号を前記複数個の遅延素子のうちの初段の遅延素子に入力し、前記複数個の遅延素子それぞれから各々の位置に応じた遅延量の信号を出力する位相遅延部と、 前記複数個の遅延素子それぞれから出力される信号のレベルに基づいて、前記エッジ信号の或るエッジのタイミングから1ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する時間測定部と、 前記複数個の遅延素子のうち前記時間測定部により測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力するとともに、前記複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記エッジ信号のビットレートに対応する周波数のクロックとして出力する位相選択部と、 前記エッジ信号と前記帰還クロックとの間の位相関係を検出する位相検出部と、 前記位相検出部により検出される位相差が小さくなるように前記位相選択部による信号選択動作を制御する位相制御部と、 を備えるクロック生成装置。
IPC (2)：
H04L 7/033 ,  H03L 7/00
FI (2)：
H04L7/033 700 ,  H03L7/00 A
F-Term (8)：
5J106DD08 ,  5J106DD24 ,  5J106DD46 ,  5J106KK12 ,  5K047GG11 ,  5K047GG24 ,  5K047GG29 ,  5K047MM36
Patent cited by the Patent：
Cited by applicant (6)
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Cited by examiner (5)
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