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J-GLOBAL ID：201803020501645067
リングオシレータ、センサ、リングオシレータの制御方法、測定方法、プログラム及び記録媒体
Inventor：
,
,
Applicant, Patent owner：
Agent (3)：
ポレール特許業務法人
, 羽立 幸司
, 峰 雅紀
Gazette classification：特許公報
Application number (International application number)：2014039156
Publication number (International publication number)：2015162896
Patent number：6231406
Application date： Feb. 28, 2014
Publication date： Sep. 07, 2015
Claim (excerpt)：
【請求項1】 FPGAにおけるリングオシレータであって、
鎖状に接続された遅延要素として、複数個のLUT回路を備え、
前記各LUT回路は、
それぞれが論理値を格納する複数の個別格納部を有する格納部と、
次段のLUT回路に接続された出力端子と、
前段のLUT回路の出力端子に接続された第1入力端子と、
複数の第1ゲート部とを有し、
前記各第1ゲート部は、
p型トランジスタ及び/又はn型トランジスタを有し、
前記第1入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、
オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、
前記複数個のLUT回路には、入力側から出力側に順に接続された第1LUT回路、第2LUT回路及び第3LUT回路が含まれ、
前記第2LUT回路及び前記第3LUT回路は、同一の前記複数の第1ゲート部を有し、
前記複数の第1ゲート部は、p型トランジスタ及びn型トランジスタを有し、
非発振時において、前記第2LUT回路の前記第1入力端子に入力された論理値と前記出力端子から出力される論理値が同じであることにより、前記第2LUT回路及び前記第3LUT回路において、同じ第1ゲート部がオフ状態となる、リングオシレータ。
IPC (2)：
H03K 3/03 ( 200 6.01)
, G01R 31/28 ( 200 6.01)
