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J-GLOBAL ID：201902223968588767   Reference number：19A1827296

A Ternary Based Bit Scalable, 8.80 TOPS/W CNN accelerator with Many-core Processing-in-memory Architecture with 896K synapses/mm².

896Kシナプス/MM2を持つ多コア処理インメモリアーキテクチャによる3値ベースのビットスケーラブル,8.80TOPS/W CNN加速器【JST・京大機械翻訳】

Author (4)： Okumura Shunsuke (Renesas Electronics Corporation, Tokyo, Japan) ,  Yabuuchi Makoto (Renesas Electronics Corporation, Tokyo, Japan) ,  Hijioka Kenichiro (Renesas Electronics Corporation, Tokyo, Japan) ,  Nose Koichi (Renesas Electronics Corporation, Tokyo, Japan)
Material： IEEE Conference Proceedings  (IEEE Conf Proc)
Volume： 2019  Issue： VLSI Circuits  Page： C248-C249  Publication year： 2019 
JST Material Number： W2441A  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Abstract/Point： A Processing-In-Memory (PIM) a...

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Thesaurus term： multiplex ,  electric power ,  SRAM ,  *memory(computer) ,  neural network(biomodel) ,  *synapse ,  *accelerator ,  AD conversion
Semi thesaurus term： 畳込みニューラルネットワーク ,  読出回路 ,  低電力化 , 【Automatic Indexing@JST】

JST classification (3)： Graphic and image processing in general  (JE04010I) ,  Motion and control of robots  (IC04012J) ,  Acoustic signal processing  (BB03050C)

Terms in the title (6)： シナプス ,  コア ,  メモリアーキテクチャ ,  3値 ,  CNN ,  加速器