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J-GLOBAL ID：201902250971184738   Reference number：19A0527608

A dynamically reconfigurable VLSI processor with hierarchical structure based on a micropacket transfer scheme

マイクロパケット転送方式に基づく階層構造を持つ動的再構成可能VLSIプロセッサ【JST・京大機械翻訳】

Author (3)： Fujioka Yoshichika (Department of Engineering, Hachinohe Institute of Technology, Hachinohe, Japan) ,  Kameyama Michitaka (Department of Information Technology and Electronics, Ishinomaki Senshu University, Ishinomaki, Japan) ,  Lukac Martin (School of Science and Technology, Nazarbayev University, Astana, Kazakhstan)
Material： IEEE Conference Proceedings  (IEEE Conf Proc)
Volume： 2017  Issue： IDT  Page： 132-136  Publication year： 2017 
JST Material Number： W2441A  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Abstract/Point： In this paper we propose impro...

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Thesaurus term： *arithmetic processor ,  *hierarchical structure ,  clock ,  *VLSI ,  control system (computer) ,  multi-core processor ,  *dynamic reconfiguration ,  time measuring instrument
Semi thesaurus term： *パケット伝送 , 【Automatic Indexing@JST】

JST classification (1)： Graphic and image processing in general  (JE04010I)

Terms in the title (6)： マイクロ ,  パケット転送 ,  階層構造 ,  再構成可能 ,  VLSI ,  プロセッサ