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J-GLOBAL ID：201902261009040915   Reference number：19A2479652

Hysterisial Variable-Threshold MOS Gates

ヒステリシスを有する可変しきいMOSゲート

Author (4)： NAGATA YASUNORI (琉球大学 工学部 電子情報通信コース) ,  KAWAGUCHI MAYUKA (北海道大学大学院情報科学研究科) ,  YAMADA CHIKATOSHI (沖縄工業高等専門学校) ,  MIYAGI TAKESHI (琉球大学 工学部 電子情報通信コース)
Material： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
Volume： 139  Issue： 9  Page： 958-963(J-STAGE)  Publication year： 2019 
JST Material Number： S0810A  ISSN： 0385-4221  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *hysteresis ,  asynchronous circuit ,  *gate (semiconductor) ,  MOSFET ,  SPICE program ,  adder ,  neural network (biomodel) ,  Machine Learning ,  *threshold ,  Half adder ,  PSPICE software ,  neural network model
Semi thesaurus term： MOS transistor ,  PSPICE ,  neuron model

Author keywords (10)： しきいゲート ,  非同期回路 ,  可変しきい値 ,  ヒステリシスゲート ,  ニューロンMOS ,  threshold gate ,  asynchronous circuits ,  variable threshold ,  hysteresis gate ,  neuronmos

JST classification (2)： Transistors  (NC03070N) ,  General  (NC03161C)

Reference (16)：

• (1) C. L. Seitz: “System Timing, in Introduction to VLSI System”, Addision-Wesley, pp. 218-262 (1980)
• (2) T. Nanya, Y. Ueno, H. Kagotani, M. Kuwako, and A. Takamura: “TITAC: Design of a Quasi-Delay-Insensitive Microprocessor”, IEEE Design & Test of Computers, Vol. 11, No. 2, pp. 50-63 (1994)
• (3) A. J. Martin, A. Lines, R. Manohar, M. Nystrom, P. Penzes, R. Southworth, U. Cummings, and T. K. Lee: “The Design of an Asynchronous MIPS R3000 Microprocessor”, Proceedings of the 17th Conference on Advanced Research in VLSI, pp. 164-181 (1997)
• (4) K. M. Fant and S. A. Branst: “NULL Convention Logic”, Theseus Logic Inc (1997)
• (5) S. C. Smith, R. F. DeMara, J. S. Yuan, D. Ferguson, and D. Lamb: “Optimization of NULL Convention Self-Timed Circuits”, Integration, The VLSI Journal, Vol. 37/3, pp. 135-165 (2004)

Terms in the title (3)： ヒステリシス ,  MOS ,  ゲート