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J-GLOBAL ID：201602284481128080   整理番号：16A1153598

3D積層SoCの層配置の変化と並列テストスケジューリングにおける温度と時間に及ぼす影響【Powered by NICT】

Effect on temperature and time in parallel test scheduling with alterations in layers arrangements of 3D stacked SoCs

著者 (3件)： Rawat Indira (Department of Electrical Engineering, Govt. Engineering College, Ajmer, Rajasthan, India) ,  Gupta M. K. (Deptt. of Electronics & Commn., Engg., MANIT, Bhopal, India) ,  Singh Virendra (Deptt. of Electrical Engineering, IIT, Bombay, Mumbai, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： VLSI-SATA  ページ： 1-6  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現代の電子複雑性では,製品の試験は関心事の重要な分野となっている。低コストと及び優れた欠陥被覆率は試験の基本目標,再び故障モデル,テスト量と時間により決定される。試験スケジューリング方式の効率に依存する。試験スケジューリングは重要な研究分野となっている。試験スケジューリングに関する研究を行い,3D SoCで行われた以前の研究でテストスケジューリングアルゴリズムを提案した。3D技術は,高速でコンパクトな設計の要求を満たすが,このような配置の出力密度の急激な上昇は,特にヒートシンクから遠く離れた層の温度の急激な上昇である。ホットスポットの形成は,デバイス故障に繋がるかもしれないが発生する可能性がある。試験は,試験中に起こることを高いスイッチング活性のために機能的パワーよりもより多くの電力を消費する。これらは全て,効率的なテストスケジューリングを必要とする温度は限界以上上昇しない。層の配置の変化を伴う3Dスタック型SoCにおける温度と時間性能を示した。3D構造のモデリングを温度決定のためのVLSI試験に広く使用されて検証されたツールであるホットスポット上で行われる。そのように得られた結果は,同じ分野の著者等の以前の研究と比較し,努力は3D SoCにおける配置の変化のためにコアの温度上昇に関する推論を行った。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 高速度 ,  故障 ,  被覆率 ,  超LSI ,  昇温 ,  ヒートシンク ,  電力 ,  *スケジューリング ,  *三次元 ,  ホットスポット ,  モデリング
準シソーラス用語： 出力密度 ,  故障モデル ,  複雑性 ,  *システムオンチップ , 【Automatic Indexing@JST】

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： 3D ,  SOC ,  層 ,  テスト ,  スケジューリング