65nm CMOSによる8.6A~0.25V75GHz,5mW,0.3ps_rmsジッタカスケードリングベースディジタル注入同期クロック乗算器【Powered by NICT】

Coombs Daniel; Elkholy Ahmed; Nandwana Romesh Kumar; Elmallah Ahmed; Hanumolu Pavan Kumar

文献

J-GLOBAL ID：201702243606807481 整理番号：17A0417516

65nm CMOSによる8.6A~0.25V75GHz,5mW,0.3ps_rmsジッタカスケードリングベースディジタル注入同期クロック乗算器【Powered by NICT】

8.6 A 2.5-to-5.75GHz 5mW 0.3ps_rms-jitter cascaded ring-based digital injection-locked clock multiplier in 65nm CMOS

出版者サイト複写サービスで全文入手 {{ this.onShowCLink("http://jdream3.com/copy/?sid=JGLOBAL&noSystem=1&documentNoArray=17A0417516&COPY=1") }}
高度な検索・分析はJDreamⅢで {{ this.onShowJLink("http://jdream3.com/lp/jglobal/index.html?docNo=17A0417516&from=J-GLOBAL&jstjournalNo=W2441A") }}

著者 (5件)： , , , ,
資料名：
巻： 2017 号： ISSCC ページ： 152-153 発行年： 2017年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

リング発振器(RO)ベースクロック乗算器は,プロセッサのようなディジタルシステムをクロックに使用されるtradditionallyである。PLLを用いた最も一般的に実装されているが,電力効率的な方法でそれらを設計することはますます難しくなっている,それらのジッタ要求は成長より厳しい。PLLの主な限界は,限られたRO雑音抑圧帯域幅(NBW=F_REF/10)から生じることを認識して,ROの雑音のあるエッジを置換する清浄な基準クロックエッジによる雑音を抑制する遅延同期ループ(MDLLs)を著名を得ている[1 3]。このようなエッジ置換術は約F_REF/4[1]の増加NBW RO雑音を抑制する。しかし,エッジ置換論理の不完全性はMDLLs[1+2]の出力周波数を制限または2.5GHz[3]以上の周波数でのジッタ性能を劣化させた。MDLLsであるトランジスタ非理想性に敏感であり,回路欠陥[2,3]しやすい精巧なアナログキャリブレーション方式を必要とする。PLLとMDLLsとは対照的に,注入同期クロック乗算器(ILCM)は,フリーランニング周波数はNF約_REF[4]は,ROにF_REFで狭いパルスを注入することによりF_REFの整数倍(N)にRO周波数同期させた。ILCMは厳しいタイミング要求(MDLLsのような)に付着する必要があることを論理を必要としないのでそれらは高周波数を生成するに適している。しかし,ジッタ性能は制限されるF_FR,(i)MDLLsと比較してより小さいNBW(F_REF/6),(ii)それらのタイプI応答によるROフリッカ雑音の限られた抑制,及び(iii)ROフリーランニング周波数の必要性は,電圧と温度を横切る低ジッタ性能を維持するためのNF_REFに近いであった。これらの因子は,増倍係数(通常10以下に)を制限し,電力効率[4,5]を低下させた。本論文では,5GHzで335fs_rmsのジッタとF_REF/3に近いNBWを達成することをILCMアーキテクチャを提案した,F_REF=125MHzで動作すると5.3mWを消費した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

, , , , , , , , , , , , , ,

半導体集積回路

, , ,

前のページに戻る