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J-GLOBAL ID：201702248771762427   整理番号：17A0417517

1GHzまでのシームレスロック範囲f_REFの8.7A0.0047mm~2高合成可能TDCとDCO少ない分数N PLL【Powered by NICT】

8.7 A 0.0047mm² highly synthesizable TDC- and DCO-less fractional-N PLL with a seamless lock range of f_REF to 1GHz

著者 (7件)： Cho Hwasuk (Pohang University of Science and Technology, Korea) ,  Seong Kihwan (Pohang University of Science and Technology, Korea) ,  Choi Kwang-Hee (Samsung Electronics, Hwaseong, Korea) ,  Choi Jin-Hyeok (Samsung Electronics, Hwaseong, Korea) ,  Kim Byungsub (Pohang University of Science and Technology, Korea) ,  Park Hong-June (Pohang University of Science and Technology, Korea) ,  Sim Jae-Yoon (Pohang University of Science and Technology, Korea)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 154-155  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 重要なアナログビルディングブロックの完全に自動化されたディジタル設計のための方法論を開発する努力であり続けている。位相同期ループ(PLL)は,全ディジタル実現は最近求められているブロックである。ディジタル制御発振器(DCO)のゲートレベル実現と時間-ディジタル変換器(TDC)を介して完全に合成したディジタルPLL[1-4]のためのいくつかのアプローチした。自動レイアウトが達成されたが,同期領域と位相雑音性能はプロセス変動を受ける。TDCとDCOのような重要な性能制限ブロックを注意深くアナログ回路シミュレータを用いて設計した,ディジタル設計の固有利点を希釈すべきである。本研究は,高度にプログラム可能で合成可能なTDCとDCO少ない分数N PLLアーキテクチャを提示し,自走発振器により駆動される位相同期直接ディジタルシンセサイザ(PLDDS)を採用している。PLDDS設計は,アナログシミュレーションの必要性なしに,レジスタ転送レベル(RTL)ハードウェア記述言語(HDL)における完全に規定されている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 発振器 ,  ハードウェア記述言語 ,  アナログ系 ,  自動化 ,  *ディジタル方式 ,  位相同期 ,  位相雑音 ,  計算機アーキテクチャ ,  位相同期ループ ,  アナログシミュレーション
準シソーラス用語： レジスタ転送レベル ,  回路シミュレータ ,  プロセス変動 ,  時間ディジタル変換器 ,  ディジタル制御発振器 , 【Automatic Indexing@JST】

分類 (2件)： 発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： シームレス ,  ロック ,  TDC ,  DCO ,  分数 ,  PLL