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J-GLOBAL ID：201702250706792255   整理番号：17A0417511

セキュリティを意識した統合バック電圧調整器を介したAES-128コアの8.1改善された電力サイドチャネル攻撃耐性【Powered by NICT】

8.1 Improved power-side-channel-attack resistance of an AES-128 core via a security-aware integrated buck voltage regulator

著者 (6件)： Kar Monodeep (Georgia Institute of Technology, Atlanta, United States of America) ,  Singh Arvind (Georgia Institute of Technology, Atlanta, United States of America) ,  Mathew Sanu (Intel, Hillsboro, OR, United States of America) ,  Rajan Anand (Intel, Hillsboro, OR, United States of America) ,  De Vivek (Intel, Hillsboro, OR, United States of America) ,  Mukhopadhyay Saibal (Georgia Institute of Technology, Atlanta, United States of America)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 142-143  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 差分電力解析(DPA)と相関電力解析(CPA),電力サイドチャネル攻撃(PSCA)はSoCプラットフォームにおける暗号エンジンの安全性への主要な脅威である。非伝統的論理(complemented[1]または電荷回復[2])と局所スイッチトキャパシタベース電源電流等化[3]を用いた暗号エンジンの実装を介したデータ供給電流パターンを達成するための回路レベルSCA対策を実証した。PSCA抵抗を強化するために,帯域制限集積化低ドロップアウトレギュレータ,位相無作為化による多相スイッチトキャパシタVRと集積化された誘導電圧調整器(IVR)を使用することの実現可能性をシミュレーション研究[4]を経由する前に調べた。本論文では,静的CMOS論理設計標準(保護されていない)128B Advanced Encryption Standard(AES)コアのための130nmCMOS[5]におけるオンチップ全ディジタル高周波IVRにより提供される改善されたPSCA抵抗を実証した。迫り,構成可能なディジタル比例-積分-微分(PID)制御器,ディジタル不連続伝導モード(DCM)コントローラ,ループランダム化(LR)ブロックの最小電力/性能/面積オーバヘッドでPSCA抵抗を促進するために利用されるを特徴とし,適切な局所電圧調整と過渡性能を維持した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電荷 ,  HF【周波数】 ,  位相 ,  *電圧調整器 ,  等化 ,  SC回路 ,  *電力 ,  *電圧制御 ,  ディジタル方式 ,  帯域制限 ,  CMOS ,  *サイバー攻撃
準シソーラス用語： オンチップ ,  システムオンチップ ,  電力解析 ,  *サイドチャネル攻撃 , 【Automatic Indexing@JST】

分類 (2件)： 符号理論  (ND02030R) ,  データ保護  (JD01020V)

タイトルに関連する用語 (9件)： セキュリティ ,  意識 ,  統合 ,  バック ,  電圧調整器 ,  AES ,  コア ,  サイドチャネル攻撃 ,  耐性