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J-GLOBAL ID:201702270340239757   整理番号:17A0312285

多重スルーシリコンビアを用いた3Dネットワークオンチップの設計方法論と諸性能と製作計量評価【Powered by NICT】

A design methodology and various performance and fabrication metrics evaluation of 3D Network-on-Chip with multiplexed Through-Silicon Vias
著者 (5件):
資料名:
巻: 43  ページ: 26-46  発行年: 2016年06月 
JST資料番号: H0781A  ISSN: 0141-9331  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: オランダ (NLD)  言語: 英語 (EN)
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3D集積技術における短いシリコン貫通ビア(TSV)の使用は,ルーティング面積,電力消費,遅延の有意な減少を紹介した。が,3D集積化技術のいくつかの挑戦が残っている主に低収率,TSVの余分な作製ステップの直接的結果である。TSV数を減少させる収率を改善し,コストを削減することにかなりの影響を持っている。TSVBOXと呼ばれるTSV多重化技術はTSVの直接的利益に影響を与えることなく,TSVの数を減らすためにSaidら(2013)に導入された。TSVBOXは多重化信号に遅延を導入し,TSV多重化のこの遅延効果はまだ研究されていない。本論文では,TSVBOXタイミング要求を解析し,TSVBOXベース3Dネットワークオンチップ(NoC)のための設計方法論を提案した。二種のこれら指標に及ぼすTSV多重化の直接的な影響を検討した性能と電力の比較。後基本製造メトリックスを比較収率とコストに提案した設計方法の影響を研究した。TSVBOXは性能と電力消費の最小の劣化,特にホットスポットのようなトラヒックパターンの製造メトリックスを増大させることを示した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】
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分類 (1件):
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集積回路一般 

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