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J-GLOBAL ID:201702288737520370   整理番号:17A0115141

多重縮退故障のための順序回路の擬似完全試験【Powered by NICT】

Pseudo-exhaustive testing of sequential circuits for multiple stuck-at faults
著者 (2件):
資料名:
巻: 2016  号: EWDTS  ページ: 1-4  発行年: 2016年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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組合せ部の挙動の混合記述の使用に基づいている順序回路設計。挙動はROBDDと単調な生成物の組成を用いて表現される。設計法は順序回路の組合せ論理回路の可試験性を遅延させる完全に提供する。本論文では,方法は,組合せ論理回路の多重縮退故障可試験性を提供することを示した。二部品の擬似しらみ潰し試験を開発した。一部は基本回路(インバートとX OR回路)による適切なROBDDのノードをカバーすることにより得られたサブ回路を試験した。組合せ部分入力から離れた均一基本回路のゲート極で多重縮退故障を検出可能にする。第二の試験部分は組合せ論理回路の残りの成分のゲート極ですべての多重縮退故障を検出する。組合せ論理回路のこれら二成分のうち1つだけが故障すると考えた。このような試験の長さの推定を与えた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (2件):
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固体デバイス計測・試験・信頼性  ,  論理回路 
タイトルに関連する用語 (5件):
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