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J-GLOBAL ID：201702291583910414   整理番号：17A0181908

トランジスタネットワーク設計アプローチのためのスタティックCMOS論理ゲートの漏れ電流解析【Powered by NICT】

Leakage current analysis in static CMOS logic gates for a transistor network design approach

著者 (3件)： Tonfat Jorge (Universidade Federal do Rio Grande do Sul (UFRGS), Instituto de Informatica - PGMICRO, Porto Alegre, Brazil) ,  Flach Guilherme (Universidade Federal do Rio Grande do Sul (UFRGS), Instituto de Informatica - PGMICRO, Porto Alegre, Brazil) ,  Reis Ricardo (Universidade Federal do Rio Grande do Sul (UFRGS), Instituto de Informatica - PGMICRO, Porto Alegre, Brazil)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： PATMOS  ページ： 107-113  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本研究は静的CMOS論理ゲートの静的電力成分を評価した。電気レベル(SPICE)に於けるシミュレーションが論理ゲートの群を用いた種々の製造過程に及ぼすトランジスタスタッキング効果を評価した。も漏れ電流低減の面での改善を示したトランジスタネットワーク設計またはライブラリー自由手法に容易に組み込むことができるのでトランジスタスタッキング効果を選択した。予測技術モデル(PTM)は130nmから32nmの範囲を用いた。スタッキング効果上の温度の影響も評価した。結果は積層効果は論理ゲートの入力ベクトルに非常に敏感であることを示し,全漏れ電流の232倍までの変動を得た。積層トランジスタを活性化するとスタッキング技法の効果は減少した。さらに,ゲート漏れ電流に及ぼすこの技術の影響も評価した,漏れ電流の三種類の主要成分の1つであり,最終製造技術で増加しているからである。結果は,ゲート漏れ電流は,積層効果によって減少しないことを示したが,それは論理関数のトポロジーにより影響される。NANDトポロジー(直列にNMOSトランジスタ)のゲートは,NORトポロジー(直列にPMOSトランジスタ)のゲート以下のゲート漏れ電流を有していた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ベクトル ,  *漏れ電流 ,  位相幾何学 ,  電力 ,  予測技法 ,  生産技術 ,  論理関数 ,  *トランジスタ ,  *CMOS
準シソーラス用語： NAND ,  ゲート漏れ電流 ,  積層 ,  *ネットワーク設計 ,  *論理ゲート ,  *設計手法 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： トランジスタ ,  設計アプローチ ,  CMOS ,  論理ゲート ,  漏れ電流 ,  解析