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J-GLOBAL ID：201802210691925057   整理番号：18A0244861

記憶論理は分離した3Dチップの物理的設計法【Powered by NICT】

A memory-logic separated 3D chip physical design method

著者 (5件)： Shier Zhang (VLSI & System Lab, Beijing University of Technology, Beijing 100124, China) ,  Ligang Hou (VLSI & System Lab, Beijing University of Technology, Beijing 100124, China) ,  Tongyang Ye (VLSI & System Lab, Beijing University of Technology, Beijing 100124, China) ,  Jinhui Wang (Department of Electrical and Computer Engineering, North Dakota State University, ND 58102 USA) ,  Xiaohong Peng (VLSI & System Lab, Beijing University of Technology, Beijing 100124, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICEMI  ページ： 151-154  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 3D ICは急速に進展しているが,成熟した物理設計されていない。3Dチップ物理設計法を階層的プロセス,記憶およびTSV局在化過程と同様に,本論文で提案した階層的物理設計プロセスを含んでいる。ネットリストを分割することにより,メモリと論理は層状までとした。また上部メモリとTSV細胞は局在アルゴリズムを実装しにより自動的に配置した。各層を別々にルーティングできる。はこの物理的設計法は実現可能であり,プロセスは2次元EDAツールの適合できると結論した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： アルゴリズム ,  高速度 ,  二次元 ,  記憶装置 ,  経路選定 ,  *三次元 ,  デザインプロセス
準シソーラス用語： ネットリスト ,  局在化 , 【Automatic Indexing@JST】

分類 (4件)： 固体デバイス製造技術一般  (NC03030V) ,  混成集積回路  (NC03163K) ,  CAD,CAM  (JE10000A) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (3件)： 論理 ,  3D ,  物理的設計