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J-GLOBAL ID：201802216628884830   整理番号：18A0462495

ディープラーニングハードウェアの低消費電力化に寄与する学習時メモリーエラー解析手法

Memory Error Analysis Methodology Contributing to Reduction in Power Consumption of Deep Learning Hardware

著者 (3件)： 丸亀孝生 (東芝) ,  西義史 (東芝) ,  三谷祐一郎 (東芝)
資料名： 東芝レビュー(Web)  (Toshiba Review (Web))
巻： 72  号： 2  ページ： 36-39 (WEB ONLY)  発行年： 2017年05月 
JST資料番号： U1316A  ISSN： 2432-1168  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,様々な分野でディープラーニング(深層学習)技術の導入が進んでいるが,最適なパラメーターを長時間にわたって探索することから,ハードウェアの消費電力が増大するという課題がある。ディープラーニングハードウェアの低消費電力化に向けた取組みの一環として,東芝は,教師なし学習器である制限付きボルツマンマシン(RBM)をモチーフに,RBMアーキテクチャーをFPGA(Field Programmable Gate Array)に実装してDeep Belief Network(DBN)を構築し,メモリーエラーがRBMの性能に及ぼす影響を調べた。学習時のメモリー消費電力を低減するため,メモリーを低電圧で動作させた際のビットエラー率と学習性能に及ぼす影響を定量的に明らかにする手法を確立した。この手法を用いることで,ディープラーニングハードウェアの低消費電力化を図ることができる。(著者抄録)

シソーラス用語： *機械学習 ,  *ハードウェア ,  *消費電力 ,  *学習 ,  *記憶装置 ,  *誤差解析 ,  教師なし学習 ,  Boltzmannマシン ,  実装 ,  ネットワーク ,  誤り率 ,  *深層学習 ,  *数学 ,  *解析 ,  *誤差論
準シソーラス用語： *ディープラーニング ,  *低消費電力化 ,  FPGA実装 ,  信念ネットワーク ,  ビットエラー率

分類 (2件)： 記憶装置  (JC04060F) ,  人工知能  (JE08000Z)

引用文献 (4件)：

• Hinton, G. E. ; Salakhutdinov, R.R. Reducing the dimensionality of data with neural networks. Science. 313, 5786, 2006, p.504-507.
• Ueyoshi, K. et al. ′′Scalable and Highly Parallel Architecture for Restricted Boltzmann Machines′′. 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing (NCSP'15). Kuala Lumpur, Malaysia, 2015-02, RISP. 2015, p.369-372.
• Marukame, T. et al. Error tolerance analysis of deep learning hardware using a restricted Boltzmann machine towards low-power memory implementation. IEEE Transactions on Circuits and Systems II: Express Briefs. 64, 4, 2016, p.462-466.
• Suzuki, M. et al. ′′Improvement of gate disturb degradation in SONOS FETs for Vth mismatch compensation in CMOS analog circuits′′. Proceedings of 2013 International Conference on IC Design and Technology (ICICDT). Pavia, Italy, 2013-05, IEEE. 2013, p.195-198.

タイトルに関連する用語 (5件)： 低消費電力化 ,  学習 ,  メモリー ,  エラー ,  解析手法