マルチプロセッサシステムおよびマルチプロセッサシステムの同期方法

発明者： , , , ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-015028
公開番号（公開出願番号）：特開2009-176116
出願日： 2008年01月25日
公開日（公表日）： 2009年08月06日
要約：

【課題】高効率なバリア同期処理を実現可能なマルチプロセッサシステムを提供する。【解決手段】各プロセッサCPU#0〜#7内に、バリアライトレジスタBARWとバリアリードレジスタBARRを設け、専用の配線ブロックWBLK3を用いて各BARWを各BARRに配線する。例えば、CPU#0の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの1ビット目に接続され、CPU#1の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの2ビット目に接続される。例えば、CPU#0は、自身のBARWに情報を書き込むことでCPU#1〜#7に同期待ちを通知し、自身のBARRを読むことでCPU#1〜#7が同期待ちか否かを認識する。したがって、バリア同期処理に伴い、特殊な専用命令は不要であり、また高速に処理を行うことができる。【選択図】図3

請求項（抜粋）：

N(N≧2)個のプロセッサと、前記N個のプロセッサ内にそれぞれ設けられたN個のバリアライトレジスタと、前記N個のプロセッサ内にそれぞれ設けられたN個のバリアリードレジスタと、前記N個のバリアライトレジスタを前記N個のバリアリードレジスタに配線する配線ブロックとを有し、前記配線ブロックは、前記N個のプロセッサ内のいずれかのプロセッサがバリア同期に伴い自身に設けられたバリアライトレジスタに第1情報を書き込んだ際に、前記第1情報を他のプロセッサに設けられたバリアリードレジスタに直接的な配線を用いて伝送し、前記他のプロセッサは、自身に設けられたバリアリードレジスタを介して前記第1情報を検出可能となっていることを特徴とするマルチプロセッサシステム。

IPC (2件)：

G06F 9/52 , G06F 15/167

FI (2件)：

G06F9/46 475A , G06F15/167 615A

Fターム (3件)：

5B045BB12 , 5B045CC07 , 5B045DD12

引用特許：

出願人引用 (5件)

特開平2-105961号公報
階層型マルチプロセッサにおける並列処理方法
公報種別：公開公報出願番号：特願平8-261325 出願人：日本電気株式会社
マルチプロセッサシステムとその同期方法、振動試験装置
公報種別：公開公報出願番号：特願平11-116113 出願人：株式会社日立製作所

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審査官引用 (4件)

マルチプロセッサ
公報種別：公開公報出願番号：特願平8-284743 出願人：日本電気株式会社
並列処理制御方式
公報種別：公開公報出願番号：特願平6-048801 出願人：富士通株式会社
モジュール間の同期方法
公報種別：公開公報出願番号：特願平9-186210 出願人：株式会社安川電機

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