マルチプロセッサシステム

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出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2015-077599
公開番号（公開出願番号）：特開2015-127982
出願日： 2015年04月06日
公開日（公表日）： 2015年07月09日
要約：

【課題】高効率なバリア同期処理を実現可能なマルチプロセッサシステムを提供する。【解決手段】各プロセッサCPU#0〜#7内に、バリアライトレジスタBARWとバリアリードレジスタBARRを設け、専用の配線ブロックWBLK3を用いて各BARWを各BARRに配線する。例えば、CPU#0の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの1ビット目に接続され、CPU#1の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの2ビット目に接続される。例えば、CPU#0は、自身のBARWに情報を書き込むことでCPU#1〜#7に同期待ちを通知し、自身のBARRを読むことでCPU#1〜#7が同期待ちか否かを認識する。したがって、バリア同期処理に伴い、特殊な専用命令は不要であり、また高速に処理を行うことができる。【選択図】図3

請求項（抜粋）：

それぞれにバリアライトレジスタ及びバリアリードレジスタとを備える、第1から第N(N≧2)のプロセッサと、前記バリアライトレジスタから出力された信号を前記バリアリードレジスタへ入力する配線ブロックとを有し、前記第1から第Nのプロセッサの中のいずれかのプロセッサは、バリア同期を行う際に、自身に備えられたバリアライトレジスタに第1の命令を用いて第1情報を書きこみ、前記第1情報は、前記配線ブロックを介して、CPUの割り込み処理を用いず自動的に前記第1から第Nのプロセッサのそれぞれに備えられたバリアリードレジスタの所定の個所に書き込まれ、前記第1から第Nのプロセッサの各々は、自身に備えられたバリアリードレジスタを第2の命令を用いて読み出すことで前記第1情報を検出する、マルチプロセッサシステム。

IPC (2件)：

G06F 9/52 , G06F 15/173

FI (2件)：

G06F9/46 475A , G06F15/173 660D

Fターム (3件)：

5B045BB02 , 5B045BB28 , 5B045CC06

引用特許：

審査官引用 (9件)

マルチプロセッサ
公報種別：公開公報出願番号：特願平8-284743 出願人：日本電気株式会社
並列処理制御方式
公報種別：公開公報出願番号：特願平6-048801 出願人：富士通株式会社
マルチプロセッサシステム
公報種別：公開公報出願番号：特願平10-372772 出願人：株式会社日立製作所

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