特許
J-GLOBAL ID：200903086714580326

不揮発性半導体記憶装置

発明者：
丹沢 徹

丹沢 徹 について

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田中 智晴

田中 智晴 について

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大内 和則

大内 和則 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-061449
公開番号（公開出願番号）：特開平9-251789
出願日： 1996年03月18日
公開日（公表日）： 1997年09月22日
要約：
【要約】【課題】 カラム系回路の回路規模を小さくして、高集積化に適した不揮発性半導体記憶装置を提供すること。【解決手段】 メモリセルへの書き込みデータをラッチ、およびメモリセルからの読み出しデータをセンス・ラッチする、多値のデータの数を2m (mは2以上の自然数)=n値としたとき、その数がm個に設定されたフリップフロップ回路14-1、14-2と、メモリセルへデータを書き込むとき、多値のデータに応じた書き込み制御電圧を選び、選ばれた書き込み制御電圧をビット線に与え、メモリセルへデータを書き込んだ後、書き込まれたデータを検証する書き込み兼ベリファイ回路16とを具備し、書き込み兼ベリファイ回路16を、フリップフロップ回路にラッチされたn個の書き込みデータによって制御する。
請求項（抜粋）：
多値のデータを記憶するメモリセルがマトリクス状に配置されて構成されるメモリセルアレイと、前記メモリセルへデータを書き込むとき、前記メモリセルへの書き込みデータをラッチするラッチ機能と、前記メモリセルからデータを読み出すとき、前記メモリセルからの読み出しデータをセンス・ラッチするセンス・ラッチ機能とを含み、前記多値のデータの数をnとしたとき、前記ラッチ機能、センス・ラッチ機能の、数がm(mは、2(m-1) m (mは2以上の整数))個に設定されたビット線制御回路と、前記ビット線制御回路と前記メモリセルとを互いに電気的に接続し、前記メモリセルへデータを書き込むとき、前記ラッチ機能から前記メモリセルへ前記書き込みデータを導き、前記メモリセルからデータを読み出すとき、前記メモリセルから前記センス・ラッチ機能へ前記読み出しデータを導くビット線と、前記メモリセルへデータを書き込むとき、前記ラッチ機能にラッチされた書き込みデータに応じて、前記多値のデータに応じた書き込み制御電圧を選び、選ばれた書き込み制御電圧をビット線に与える書き込み回路と、前記メモリセルへデータを書き込んだ後、前記書き込まれたデータを検証するベリファイ回路とを具備し、前記ベリファイ回路および前記書き込み回路を、前記ラッチ機能にラッチされたn個の書き込みデータによって制御するように構成したことを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
G11C 16/04 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
G11C 17/00 308 ,  H01L 27/10 434 ,  H01L 29/78 371
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (1件)

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