特許

J-GLOBAL ID：200903091027706348

半導体装置の製造方法

発明者： 最上 徹 ,  辰巳 徹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-081185
公開番号（公開出願番号）：特開平8-070053
出願日： 1995年04月06日
公開日（公表日）： 1996年03月12日
要約：

【要約】【目的】 トランジスタのNMOS上とPMOS上でシリサイド化反応を同じにし、低抵抗シリサイド膜を形成する。【構成】 シリコン基板1上に、ゲート電極71、81とソース及びドレイン領域7、8を形成する。その後、ジシランを用いた化学的気相成長法により、シリコン表面にのみ選択的に、かつ不純物量が1019cm-3台以下、膜厚50nm以下のシリコン膜9を堆積する。次に、ヒ素をイオン注入して、シリコン膜9とシリコン基板1及びゲートポリシリコン膜71、81をアモルファス化する。基板上にチタン膜を堆積した後、熱処理によりチタンシリサイド膜10を形成する。その後、絶縁膜上に未反応で残るチタン膜11を選択的に除去する。本発明では、不純物を低濃度にしか含まず、しかもアモルファス化したシリコンとチタン膜との反応となり、微細ゲート電極上でも低抵抗のチタンシリサイド膜が形成できる。

請求項（抜粋）：

素子分離領域を形成したシリコン半導体基板上に、ゲート絶縁膜を介してシリコンゲートを形成する工程と、ゲート側面に絶縁膜を形成する工程と、イオン注入を行いNチャネル型及びPチャネル型電界効果トランジスタのゲート、ソース・ドレインとなる領域に不純物を導入する工程と、基板上のシリコン表面に、選択的に、不純物濃度が1019cm-3台以下のシリコン薄膜を堆積する工程と、イオン注入してこのシリコン膜、ゲート及び基板をアモルファス化する工程と、金属膜を堆積し熱処理して金属シリサイド膜を形成し、未反応で残る絶縁膜上の金属膜を除去する工程を含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 27/08 321 F ,  H01L 29/78 301 Y

引用特許：

審査官引用 (4件)

• 特開平2-091932
  
• 特開平4-101433
  
• 電極形成法
  公報種別：公開公報   出願番号：特願平4-226382   出願人：ヤマハ株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-256938   出願人：株式会社東芝