特許
J-GLOBAL ID：201503005945155928

リングオシレータ、センサ、リングオシレータの制御方法、測定方法、プログラム及び記録媒体

発明者：
佐藤 康夫

佐藤 康夫 について

, 
島村 光太郎

島村 光太郎 について

, 
三浦 幸也

三浦 幸也 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (3件)： ポレール特許業務法人 ,  羽立 幸司 ,  峰 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願2014-039156
公開番号（公開出願番号）：特開2015-162896
出願日： 2014年02月28日
公開日（公表日）： 2015年09月07日
要約：
【課題】 FPGAにおけるリングオシレータの長寿命化を実現可能とするリングオシレータ等を提供することを目的とする。【解決手段】 遅延要素としてLUT回路を備え、各LUT回路は、それぞれが論理値を格納する複数の個別格納部を有する格納部と、次段のLUT回路に接続された出力端子と、前段のLUT回路の出力端子に接続された第1入力端子と、複数の第1ゲート部とを有する。各第1ゲート部は、トランジスタを有し、第1入力端子に入力された論理値に応じて、オン状態かオフ状態となる。非発振時において、第1入力端子に入力された論理値と出力端子から出力される論理値が同じであることにより、同一の複数の第1ゲート部を有して隣接するLUT回路において、同じ第1ゲート部がオフ状態となる、リングオシレータである。【選択図】 図1
請求項（抜粋）：
FPGAにおけるリングオシレータであって、 鎖状に接続された遅延要素として、複数個のLUT回路を備え、 前記各LUT回路は、 それぞれが論理値を格納する複数の個別格納部を有する格納部と、 次段のLUT回路に接続された出力端子と、 前段のLUT回路の出力端子に接続された第1入力端子と、 複数の第1ゲート部とを有し、 前記各第1ゲート部は、 p型トランジスタ及び/又はn型トランジスタを有し、 前記第1入力端子に入力された論理値に応じて、オン状態又はオフ状態となるものであり、 オン状態では前記個別格納部のうちの一つの論理値又は当該一つの論理値を反転させた論理値を前記出力端子側に通過させることができる状態となり、オフ状態では前記個別格納部に格納された論理値を前記出力端子側に通過させない状態となるものであり、 前記複数個のLUT回路には、入力側から出力側に順に接続された第1LUT回路、第2LUT回路及び第3LUT回路が含まれ、 前記第2LUT回路及び前記第3LUT回路は、同一の前記複数の第1ゲート部を有し、 前記複数の第1ゲート部は、p型トランジスタ及びn型トランジスタを有し、 非発振時において、前記第2LUT回路の前記第1入力端子に入力された論理値と前記出力端子から出力される論理値が同じであることにより、前記第2LUT回路及び前記第3LUT回路において、同じ第1ゲート部がオフ状態となる、リングオシレータ。
IPC (2件)：
H03K 3/03 ,  G01R 31/28
FI (2件)：
H03K3/03 ,  G01R31/28 V
Fターム (9件)：
2G132AA01 ,  2G132AB07 ,  2G132AC07 ,  2G132AD08 ,  2G132AK13 ,  2G132AL00 ,  5J043AA08 ,  5J043AA25 ,  5J043LL01
引用特許：
出願人引用 (4件)
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