ビット密度5.92Mb/mm<sup>2</sup>を実現したダブルポンピング回路を用いた28nm擬似2RW DP-SRAM

石井雄一郎; 藪内誠; 澤田陽平; 森本薫夫; 塚本康正; 良田雄太; 柴田健; 佐野聡明; 田中信二; 新居浩二

文献

J-GLOBAL ID：201702210951841414 整理番号：17A0246219

ビット密度5.92Mb/mm²を実現したダブルポンピング回路を用いた28nm擬似2RW DP-SRAM

A 5.92-Mb/mm² 28-nm Pseudo 2-Read/Write Dual-port SRAM using Double Pumping Circuitry

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巻： 116 号： 446(ICD2016 100-117) ページ： 87-92 発行年： 2017年01月23日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

6TシングルポートSRAMセルとダブルポンピング回路を用いて,2-read/write(2RW)機能を実現した擬似2RWデュアルポートSRAMを提案する。この擬似デュアルポートSRAMは8TデュアルポートSRAMセルを用いた従来型の2RWデュアルポートSRAMより小さなチップ面積とリーク電流を実現する。28nm HK/MGプロセスを用いて512kbit容量のテストチップを試作し,5.92Mbit/mm²のビット密度と760uAの低リーク電流を達成した。このビット密度はこれまで発表された2RWデュアルポートSRAMの中で最も高いものである。(著者抄録)

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半導体集積回路 , その他の電子回路

引用文献 (16件)：

T. Shiota, K. Kawasaki, Y. Kawabe, W. Shibamoto, A. Sato, T. Hashimoto, F. Hayakawa, S. Tago, H. Okano, Y. Nakamura, H. Miyake, A. Suga, and H. Takahashi, “A 51.2 GOPS 1.0 GB/s-DMA single-chip multiprocessor integrating quadruple 8-way VLIW processors,” ISSCC Digest, pp. 194-195, 593, Feb. 2005.
T. Toi, N. Nakamura, T. Fujii, T. Kitaoka, K. Togawa, K. Furuta, and T. Awashima, “Optimizing time and space multiplexed computation in a dynamically reconfigurable processor,” ICFPT 2013, pp. 106-111, Dec. 2013.
T. Toi, N. Nakamura, Y. Kato, T. Awashima, K. Wakabayashi, and L. Jing, “High-Level Synthesis Challenges and Solutions for a Dynamically Reconfigurable Processor,” IEEE/ACM ICCAD 2006, pp. 702-708, Nov. 2006.
C. Wu, M. Chang, C. Chen, R. Lee, H. Liao, and J. Chang, “A configurable 2-in-1 SRAM compiler with constant-negative-level write driver for low Vmin in 16nm Fin-FET CMOS,” A-SSCC, pp. 145-148, Nov. 2014.
M. Yabuuchi, Y. Sawada, T. Sano, Y. Ishii, S. Tanaka, M. Tanaka, and K. Nii, “A 6.05-Mb/mm2 16-nm FinFET double pumping 1W1R 2-port SRAM with 313 ps read access time,” Symp. on VLSI Circuits, pp. 14-15, June 2016.

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ビット密度5.92Mb/mm²を実現したダブルポンピング回路を用いた28nm擬似2RW DP-SRAM