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J-GLOBAL ID:201702220451324909   整理番号:17A1942854

Face-down積層型3次元FPGAの性能評価

Performance Evaluation Three Dimensional FPGA Architecture with Face-down Stacking
著者 (6件):
資料名:
巻: 117  号: 279(RECONF2017 37-49)  ページ: 31-36  発行年: 2017年10月30日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
抄録/ポイント:
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3次元FPGA(Field programmable Gate Array)は微細化とは異なる方法で集積度,遅延を改善するデバイスとして注目されている。しかし,従来の3D-FPGAの垂直配線に用いられるTSVs(Through-Silicon Vias)の面積オーバヘッドは大きく,TSVを配置する個数と実装面積にはトレードオフが存在する。本稿では提案した3D-FPGAの遅延,電力,面積の評価を行う。本評価より2層の3D-FPGAは速度と電力に優れ,4層の3D-FPGAは面積に関しては最良であることが分かった。(著者抄録)
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分類 (1件):
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ディジタル計算機ハードウェア一般 
引用文献 (14件):
  • M. J. Alexander, J. P. Cohoon, J. L. Colflesh, J. Karro, G. Robins, and C. Science, “Three-Dimensional Field-Programmable Gate Arrays,” Proc. of the Eighth Annual IEEE International, pp.253-256, Sept. 1995
  • K. Siozios, V. F. Pavlidis, and D. Soudris, “A Novel Framework for Exploring 3-D FPGAs with Heterogeneous Interconnect Fabric,” ACM Tran. on Reconfigurable Technology and Systems, Vol. 5, No. 1, Article 4, Mar. 2012.
  • A. Gayasen, V. Narayanan, M. Kandemir, and A. Rahman, “Designing a 3-D FPGA: Switch Box Architecture and Thermal Issues,” IEEE Tran. on Very Large Scale Integration (VLSI) Systems, vol.16, no.7, pp.882-893, July 2008.
  • M.Amagasaki, Q.Zhao, M.Iida, M.Kuga and T.Sueyoshi, “A 3D FPGA Architecture to Realize Simple Die Stacking”, IPSJ Transactions on System LSI Design Methodology, Vol.8, pp.116-122, Aug. 2015
  • Berkeley Logic Synthesis and Verification Group, “ABC: A System for Sequential Synthesis and Verification,” http://www.eecs.berkeley.edu/alanmi/abc/.
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