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J-GLOBAL ID：201702263482035538   整理番号：17A0440757

フィードフォワード周波数プリセットを備えた3.2~4.6GHzの高速セトリング全デジタルPLL

A 3.2-to-4.6 GHz fast-settling all-digital PLL with feed forward frequency presetting

著者 (10件)： Yang Tao (State Key Laboratory of ASIC & System, Fudan University) ,  Yu Sichen (State Key Laboratory of ASIC & System, Fudan University) ,  Han Huixiang (State Key Laboratory of ASIC & System, Fudan University) ,  Liu Xiaolu (State Key Laboratory of ASIC & System, Fudan University) ,  Pan Dashan (State Key Laboratory of ASIC & System, Fudan University) ,  Tan Xi (State Key Laboratory of ASIC & System, Fudan University) ,  Yan Na (State Key Laboratory of ASIC & System, Fudan University) ,  Ye Fan (State Key Laboratory of ASIC & System, Fudan University) ,  Wang Junyu (State Key Laboratory of ASIC & System, Fudan University) ,  Min Hao (State Key Laboratory of ASIC & System, Fudan University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 2  ページ： 20161215(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,マルチモードマルチバンド受信機用の3.2~4.6GHzの高速セトリング全デジタル分数-N位相同期ループ(ADPLL)を提案した。まず,このADPLLでは,広帯域デジタル制御発振器(DCO)を,周波数範囲全体で一定のループ帯域幅を確保するために,粗モードで一定の周波数ステップで設計した。第2に,周波数コマンドワード(FCW)と粗いモードにおける発振器同調ワード(OTW^C)との間のフィードフォワードプリセット経路を利用して,大きな周波数ホッピングステップのためのロックプロセスを加速した。第3に,適応ロック/ロック解除コントローラ(ALUC)を使用して,周波数モード(粗/中/微モード)を自動的にシフト可能とした。65nm CMOSプロセスに実装して,ADPLLオンチップ部品は,1V電源で16mWを消費した。3.982GHzでの位相ノイズは-121dBc/Hz@1MHzであった。65kHzの最終帯域幅のADPLLは,1.232GHz周波数ホッピングに対して55μsの過渡セトリング時間を示した。(翻訳著者抄録)

シソーラス用語： *位相同期ループ ,  *時間 ,  *フィードフォワード制御 ,  発振器 ,  帯域幅 ,  周波数ホッピング ,  半導体プロセス ,  位相雑音
準シソーラス用語： CMOSプロセス ,  *PLL【信号】 ,  *セトリングタイム ,  ディジタル制御発振器 ,  *フィードフォワードコントロール ,  位相ノイズ

著者キーワード (5件)： fast settling ADPLL ,  DCO ,  constant frequency step ,  feed-forward presetting path ,  ALUC

分類 (2件)： 半導体集積回路  (NC03162T) ,  周波数変換回路  (NC05030J)

引用文献 (12件)：

• [1] S. Sethet al.: “A dynamically biased multiband 2G/3G/4G cellular transmitter in 28 nm CMOS,” IEEE J. Solid-State Circuits 51 (2016) 1096 (DOI: 10.1109/JSSC.2015.2510023).
• [2] R. B. Staszewski: “State-of-the-art and future directions of high-performance all-digital frequency synthesis in nanometer CMOS,” IEEE Trans. Circuits Syst. I 58 (2011) 1497 (DOI: 10.1109/TCSI.2011.2150890).
• [3] K. Ueda, et al.: “A digital PLL with two-step closed-locking for multi-mode/multi-band SAW-less transmitter,” Proc. IEEE CICC (2012) 1 (DOI: 10.1109/CICC.2012.6330662).
• [4] B. Zhaoet al.: “A low-power fast-settling bond-wire frequency synthesizer with a dynamic-bandwidth scheme,” IEEE Trans. Circuits Syst. I 60 (2013) 1188 (DOI: 10.1109/TCSI.2013.2249177).
• [5] R. B. Staszewskiet al.: “All-digital PLL and transmitter for mobile phones,” IEEE J. Solid-State Circuits 40 (2005) 2469 (DOI: 10.1109/JSSC.2005.857417).

タイトルに関連する用語 (2件)： フィードフォワード ,  デジタルPLL