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J-GLOBAL ID：201702269501478400   整理番号：17A0440740

積み重ね構成の,強化した3 x VDD耐性ESDクランプ回路

Enhanced 3 × VDD-tolerant ESD clamp circuit with stacked configuration

著者 (10件)： Li Xiaoyun (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Chen Houpeng (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Wang Qian (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Li Xi (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Lei Yu (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Zhang Qi (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Fan Xi (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Hu Jiajun (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Tian Zhen (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences) ,  Song Zhitang (State Key Laboratory of Functional Materials for Informatics (Shanghai Institute of Microsystem and Information Technology), Chinese Academy of Sciences)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 2  ページ： 20160901(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 積み重ね構成の強化した3xVDD耐性静電気放電(ESD)クランプ回路を提案した。この設計では,バイアス電圧またはESD電圧を転送するために4つのトランジスタを追加した。この回路を,0.18μmシリコンオンインシュレータ(SOI)CMOSプロセスと28nm HKMG CMOS技術でシミュレーションした。Spectreシミュレーションの結果,従来の回路に比べて,ESD放電電流は2倍に増加し,リーク電流はnAの大きさに減少した。(翻訳著者抄録)

シソーラス用語： *クランプ回路 ,  *放電 ,  半導体プロセス ,  *シミュレーション ,  電流 ,  漏れ電流 ,  *入出力装置
準シソーラス用語： CMOSプロセス ,  *ESD【放電】 ,  *I/Oデバイス ,  SOI ,  リーク電流 ,  放電電流

著者キーワード (6件)： electrostatic discharge (ESD) ,  power clamp ,  mixed-voltage I/O ,  high discharge current ,  SOI CMOS process ,  28 nm high-k CMOS process

分類 (2件)： 半導体集積回路  (NC03162T) ,  入出力インタフェイス  (JC04040J)

引用文献 (11件)：

• [1] M. D. Ker and C. T. Wang: “Design of high-voltage-tolerant ESD protection circuit in low-voltage CMOS processes,” IEEE Trans. Device Mater. Rel. 9 (2009) 49 (DOI: 10.1109/TDMR.2008.2008639).
• [2] M. D. Ker and C. Y. Lin: “High-voltage-tolerant ESD clamp circuit with low standby leakage in nanoscale CMOS process,” IEEE Trans. Electron Devices 57 (2010) 1636 (DOI: 10.1109/TED.2010.2049072).
• [3] M. D. Keret al.: “Overview and design of mixed voltage I/O buffers with low-voltage thin-oxide CMOS transistors,” IEEE Trans. Circuits Syst. 53 (2006) 1934 (DOI: 10.1109/TCSI.2006.882816).
• [4] Y. Luoet al.: “Oxide reliability of drain engineered I/O NMOS from hot carrier injection,” IEEE Electron Device Lett. 24 (2003) 686 (DOI: 10.1109/LED.2003.818890).
• [5] C. Y. Yeh and M. D. Ker: “New design of 2×VDD-tolerant power-rail ESD clamp circuit for mixed-voltage I/O buffers in 65-nm CMOS technology,” IEEE Trans. Circuits Syst. 59 (2012) 178 (DOI: 10.1109/TCSII.2012.2184372).

タイトルに関連する用語 (5件)： 積み重ね ,  強化 ,  耐性 ,  ESD ,  クランプ回路