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J-GLOBAL ID：200902126695364712   整理番号：96A0486144

テスト系列短縮のための部分的並列なスキャンチェーンの構成法

Configuration of Partially Parallel Scan Chain for Test Length Reduction.

著者 (3件)： 樋上喜信 (大阪大 大学院) ,  梶原誠司 (九州工大 情報工) ,  樹下行三 (大阪大 大学院)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 96  号： 25(FTS96 14-27)  ページ： 101-108  発行年： 1996年04月26日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 順序回路に対する新しいテスト容易化設計法として,部分的並列な...

シソーラス用語： 順序回路 ,...
準シソーラス用語： テスト容易化 ,...

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分類 (1件)： 論理回路  (NC05070B)

引用文献 (11件)：

• LEISERSON, C. E. Retiming Synchronous Circuitry. Algorithmica. 1991, 6, 5-35
• MALIK, S. Retiming and Resynthesis : Optimizing Sequential Networks with Combinational Techniques. IEEE Trans. on Comput.-Aided Design. 1991, 10, 74-84
• DE MICHELI. Synchronous Logic Synthesis : Algorithms for Cycle-Time Minimization. IEEE Trans. on Comput.-Aided Design. 1991, 10, 63-73
• DEY, S. Retiming Sequential Circuits to Enhance Testability. Proc. IEEE VLSI Test Symp., May 1994. 1994, 28-33
• KAGARIS, D. Partial Scan with Retiming. Proc. Design Automation Conf., June 1993. 1993, 249-254

タイトルに関連する用語 (4件)： テスト ,  系列 ,  スキャン ,  チェーン