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J-GLOBAL ID：201002219708893166   整理番号：10A0628782

「High-K絶縁膜」を改質するマテリアル開発の技術トレンド High-k絶縁膜の技術トレンド

著者 (1件)： 若林整 (ソニー)
資料名： 月刊Material Stage  (マテリアルステージ)
巻： 10  号： 2  ページ： 49-52  発行年： 2010年05月10日 
JST資料番号： L5969A  ISSN： 1346-3926  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ゲート積層構造向けのHigh-k(高誘電率)絶縁膜の技術トレンドを移動度向上技術とともに記述した。最初に,Poly-Si/High-k/SiO₂ゲート積層技術について概観した。次に,金属/High-k/SiO₂ゲート積層技術について概括した。ここでは,金属/High-k/SiO₂ゲート積層技術として,MIPS(metal-inserted poly-Si stack)ゲート技術,Replacementゲート技術,Damasceneゲート技術の概要と特性などについて概説した。さらに,今後の課題と将来技術ついて概括した。

シソーラス用語： 移動度 ,  誘電率 ,  *積層構造 ,  多層膜 ,  金属 ,  二酸化ケイ素 ,  誘電体薄膜 ,  技術展望 ,  ポリシリコン ,  金属薄膜 ,  インターカレーション ,  *電荷移送素子 ,  CMOS ,  *ゲート絶縁膜

分類 (2件)： 固体デバイス製造技術一般  (NC03030V) ,  電荷移送デバイス  (NC03130E)

引用文献 (29件)：

• John Y. Chen, “GPU Technology Trends and Future Requirements,” in IEDM, 2009, pp. 3-6
• K. Mistry, et al., “A 45nm Logic Technology with High-k+ Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging,” in IEDM, 2007, pp. 247-250
• Kelin J. Kuhn, “Reducing Variation in Advanced Logic Technologies: Approaches to Process and Design for Manufacturability of Nanoscale CMOS,” in IEDM, 2007, pp. 471-474
• T. Ando, et al., “Understanding Mobility Mechanisms in Extremely Scaled HfO₂ (EOT 0.42 nm) Using Remote Interfacial Layer Scavenging Technique and V_t-tuning Dipoles with Gate-First Process,” in IEDM, 2009, pp. 423-426
• H. Nakamura, et al., “55nm CMOS Technology for Low Standby Power/Generic Applications Deploying the Combination of Gate Work Function Control by HfSiON and Stress-Induced Mobility Enhancement,” in Symp VLSI Tech., 2006, pp. 198-199

タイトルに関連する用語 (4件)： 絶縁膜 ,  改質 ,  開発 ,  トレンド