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J-GLOBAL ID：201302211303417198   整理番号：13A1793938

論理BISTに対するスキャンアウト電力低減

Scan-Out Power Reduction for Logic BIST

著者 (4件)： WANG Senling (Dep. of Computer Sciences and Electronics, Kyushu Inst. of Technol.) ,  SATO Yasuo (Dep. of Computer Sciences and Electronics, Kyushu Inst. of Technol.) ,  KAJIHARA Seiji (Dep. of Computer Sciences and Electronics, Kyushu Inst. of Technol.) ,  MIYASE Kohei (Dep. of Computer Sciences and Electronics, Kyushu Inst. of Technol.)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E96-D  号： 9  ページ： 2012-2020 (J-STAGE)  発行年： 2013年 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,論理BISTに対するスキャンアウト操作でのテスト応答により起きるスキャンテストの間の電力消費を低減する新しい方法を提案した。提案した方法は,スキャンアウト操作でのスイッチング活動を低減するように,スキャンシフトの開始前にいくつかのフリップフロップ(FF)値を上書きした。FFでのキャプチャ値を観察する前に新しいFF値をファイリングすることにより起こる故障カバレージ損失を緩和するために,本方法は,部分観察によるマルチサイクルスキャンテストを採用した。より少ない故障カバレージ損失によるより大幅なスキャンアウト電力低減の導出およびハードウエアオーバヘッド増加の防止に対して,ファイリングすべきFFを事前決定した比において選択した。上書き値に対して,より大幅なスキャンアウト電力低減を達成するように,3値ファイリング法を用意した。ITC99ベンチマーク回路に対する実験により,本方法の有効性を示した。スキャンアウト電力の51%近い低減およびピークスキャンアウト電力の57%の低減を,20%FF選択に対して殆ど故障カバレージ損失無しに達成し,一方ハードウエアオーバヘッドは,0.05%のみと小さかった。(翻訳著者抄録)

シソーラス用語： *BIST ,  論理 ,  *回路試験 ,  電力消費 ,  双安定回路 ,  被覆率 ,  損失 ,  ハードウェア ,  回路 ,  ベンチマーク回路
準シソーラス用語： オーバヘッド ,  *スキャンテスト ,  フリップフロップ ,  *故障カバレッジ ,  電力低減

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (18件)：

• [1] P. Girard, N. Nicolici, and X. Wen, Power-Aware Testing and Test Strategies for Low Power Devices, Springer, ISBN 978-1-4419-0927-5, New York, 2010.
• [2] S. Gerstendorfer and H.-J. Wunderlich, “Minimized power consumption for scan-based BIST,” Proc. Int'l Test Conf., pp.77-84, Sept. 1999.
• [3] A. Hertwig and H.-J. Wunderlich, “Low power serial built-in self-test,” Proc. European Test Workshop, pp.49-53, May 1998.
• [4] L. Whetsel, “Adapting scan architecture for low power operation,” Proc. Int'l Test Conf., pp.863-872, Oct. 2000.
• [5] F. Corno, M. Rebaudengo, M.S. Reorda, and M. Violante, “A new BIST architecture for low power circuits,” Proc. European Test Workshop, pp.160-164, May 1999.

タイトルに関連する用語 (3件)： 論理 ,  BIST ,  電力低減