特許
J-GLOBAL ID：201303072661646780
半導体装置の製造方法および半導体装置
発明者：
,
出願人/特許権者：
,
代理人 (2件)：
振角 正一
, 梁瀬 右司
公報種別：特許公報
出願番号（国際出願番号）：特願2007-308421
公開番号（公開出願番号）：特開2009-135172
特許番号：特許第5149603号
出願日： 2007年11月29日
公開日（公表日）： 2009年06月18日
請求項（抜粋）：
【請求項1】 半導体基板上に複数の配線を配線間ギャップを設けながら形成する第1工程と、
前記配線の上面および側面上と前記半導体基板上とに第1絶縁膜を形成する第2工程と、
前記第1絶縁膜上に犠牲層を形成する第3工程と、
前記犠牲層の上層部を除去して前記第1絶縁膜のうち前記配線の頂部を覆うキャップ部位を露出させる第4工程と、
前記犠牲層の上面と前記キャップ部位の上面および側面上にストッパー層を形成する第5工程と、
前記配線間ギャップに埋設された前記犠牲層の上方位置で、前記配線間ギャップよりも狭い開口を前記ストッパー層に形成する第6工程と、
前記開口を介して前記配線間ギャップから前記犠牲層を除去してエアギャップを形成す第7工程と、
前記エアギャップを塞ぐように前記ストッパー層上に第2絶縁膜を形成する第8工程と、
前記第2絶縁膜、前記ストッパー層および前記第1絶縁膜を上方から貫いて前記配線に繋がる、貫通孔を形成する第9工程と
を備え、
前記第9工程は、前記ストッパー層をエッチングするのに続いて前記第1絶縁膜をエッチングして前記貫通孔を形成する工程であり、前記第1絶縁膜のエッチング時では前記ストッパー層がエッチングされるエッチングレートが前記第1絶縁膜のエッチングレートよりも遅いことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/768 ( 200 6.01)
, H01L 23/532 ( 200 6.01)
H01L 21/90 N
, H01L 21/90 A
