特許
J-GLOBAL ID：200903019796182219

半導体装置及びその製造方法

発明者：
宮永 績

宮永 績 について

, 
堂前 伸一

堂前 伸一 について

, 
上田 哲也

上田 哲也 について


出願人/特許権者：
松下電子工業株式会社

松下電子工業株式会社 について


代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-229731
公開番号（公開出願番号）：特開2001-053144
出願日： 1999年08月16日
公開日（公表日）： 2001年02月23日
要約：
【要約】【課題】 ヴィアホールを形成するためのフォトリソグラフィ工程においてアライメントずれが生じても、ヴィアホールと空孔とが連通せず、これによって、配線同士が短絡する事態を防止する。【解決手段】 半導体基板100上の第1の金属配線102の上にシリコン窒化膜からなる第1の絶縁膜103を薄く堆積した後、該第1の絶縁膜103の上にシリコン酸化膜からなる第2の絶縁膜104を堆積する。第1の絶縁膜103にオーバーハング部103aが形成されているため、第2の絶縁膜104における第1の金属配線102同士の間に空孔105が形成される。第2の絶縁膜104及び第1の絶縁膜103に対して順次ドライエッチングを行なって、第2の絶縁膜104及び第1の絶縁膜103にヴィアホール106を形成した後、該ヴィアホール106に導電性材料を充填してヴィアコンタクト107を形成する。
請求項（抜粋）：
半導体基板上に形成された複数の配線と、該複数の配線の上に堆積された層間絶縁膜に前記配線と接続するように埋め込まれたヴィアコンタクトとを備えた半導体装置の製造方法であって、前記半導体基板の上に前記複数の配線を形成する工程と、前記複数の配線の上面及び側面並びに前記半導体基板の上に、前記層間絶縁膜に対してエッチング選択性を有する絶縁膜を堆積する工程と、前記絶縁膜の上に前記層間絶縁膜を、前記複数の配線のうち互いに近接している前記配線同士の間に空孔が形成されるように堆積する工程と、前記層間絶縁膜及び前記絶縁膜に前記配線の上面を露出させるヴィアホールを形成する工程と、前記ヴィアホールに導電性材料を充填することにより、該導電性材料からなる前記ヴィアコンタクトを形成する工程とを備えていることを特徴とする半導体装置の製造方法。
Fターム (26件)：
5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH12 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033KK12 ,  5F033MM02 ,  5F033MM13 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR30 ,  5F033SS15 ,  5F033TT02 ,  5F033XX15 ,  5F033XX31
引用特許：
審査官引用 (18件)
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