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J-GLOBAL ID:201602284549418932   整理番号:16A0894200

暗号回路におけるサイドチャネル情報漏洩挙動の内部電流源による分析

著者 (6件):
資料名:
巻: 136  号:ページ: 365-371(J-STAGE)  発行年: 2016年 
JST資料番号: S0808A  ISSN: 0385-4205  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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標準暗号のひとつであるAESを実装したFPGAについて等価電流源を同定し,既知のサイドチャネル情報漏洩挙動を表現できることを確認し,内部電流による分析可能性を示した。サイドチャンネル情報の漏洩による情報漏洩の仕組みについてAES回路とその動作,相関電力解析における情報漏洩源の特定,内部電流の時間変化を分析して情報漏洩強度の高い回路部の特定可能性を示した。評価用AES回路を示し,SNR向上による相関係数増加,HD一定化による情報漏洩低減,レジスタ負荷のアンバランスによる情報漏洩等のサイドチャンネル情報漏洩挙動において内部電流源が有効かどうかを検証し結果を示した。内部電流源が既知のサイドチャネル情報漏洩挙動を表現できることを確認し,分析可能性を示した。
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分類 (2件):
分類
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符号理論  ,  集積回路一般 
引用文献 (11件):
  • (1) P. C Kocher, J. M Jaffe, and B. C Jun: “Differential power analysis”, Proc. CRYPTO'99, pp. 388-397 (1999)
  • (2) K. Tiri and I. Verbauwhede: “A Logic Level Design Methodology for a Secure DPA Resistant ASIC or FPGA Implementation”, 2004 Design, Automation and Test in Europe Conference and Exposition (DATE 2004), pp. 246-251 (2004)
  • (3) T. Popp and S. Mangard: “Masked Dual-Rail Pre-charge Logic: DPA-Resistance Without Routing Constraints”, CHES 2005, LNCS 3659, pp. 172-186 (2005)
  • (4) F. Regazzoni, T. Eisenbarth, A. Poschmann, J. Grossschadl, F. Gurkaynak, M. Macchetti, Z. Toprak, L. Pozzi, C. Paar, Y. Leblebici, and P. Ienne: “Evaluating Resistance of MCML Technology to Power Analysis Attacks Using a Simulation-Based Methodology”, CHES 2009, LNCS 5430, pp. 230-243 (2009)
  • (5) M. Renauld, D. Kamel, F.-X. Standaert, and D. Flandre: “Information Theoritic and Security Analysis of a 65-Nanometer DDSLL AES S-Box”, CHES 2011, LNCS 6917, pp. 223-239 (2011)
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