文献

J-GLOBAL ID：200902129074767278   整理番号：00A0262814

推論方法選択を用いた高性能低電力キャッシュアーキテクチャ

Low-Power High-Speed CMOS LSI Technologies. A High-Performance and Low-Power Cache Architecture with Speculative Way-Selection.

著者 (3件)： INOUE K (Kyushu Univ., Fukuoka-shi, JPN) ,  ISHIHARA T (Kyushu Univ., Fukuoka-shi, JPN) ,  MURAKAMI K (Kyushu Univ., Fukuoka-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E83-C  号： 2  ページ： 186-194  発行年： 2000年02月25日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： セット連想キャッシュ用に高性能と低消費エネルギーを実現するた...

シソーラス用語： *キャッシュメモリ ,...

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分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (18件)：

• BAHAR, R. I. Power and performance tradeoffs using various caching strategies. Proc. 1998 International Symposium on Low Power Electronics and Design. 1998, 64-69
• BRAD, C. Predictive sequential associative cache. Proc. 2nd International Synposium on High-Performance Computer Architecture. 1996, 244-253
• CHANG, J. H. Cache design of a sub-micron CMOS system370. Proc. 14th International Symposium on Computer Architecture. 1987, 208-213
• GHOSE, K. Energy efficient cache organizations for superscalar processors. Power-Driven Microarchitecture Workshop In Conjunction With ISCA98 in Barcelona. 1998
• HAJI, N. B. I. Architectural and compiler support for energy reduction in the memory hierarchy of high performance microprocessors. Proc. 1998 International Symposium on Low Power Electronics and Design. 1998, 70-75

タイトルに関連する用語 (5件)： 推論 ,  高性能 ,  低電力 ,  キャッシュ ,  アーキテクチャ