文献

J-GLOBAL ID：200902180689904742   整理番号：98A0610447

コアによって構成されるシステムLSIのテスト手法 テストの効率を考慮したBISTと外部テストの組み合わせ

A Method of Testing Time Minimization for Core-Based System LSIs.

著者 (3件)： SUGIHARA M (Kyushu Univ., Fukuoka, JPN) ,  DATE H (Inst. Systems & Information Technol./KYUSHU, Fukuoka, JPN) ,  YASUURA H (Kyushu Univ., Fukuoka, JPN)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 98  号： 68(FTS98 36-49)  ページ： 101-107  発行年： 1998年05月22日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿では,複数のコアを用いたシステムLSIのテスト時間を削減...

シソーラス用語： *LSI【IC】 ,...
準シソーラス用語： システムLSI ,...

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分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  その他のシステム・制御理論  (IA02060K)

引用文献 (9件)：

• TOUBA, Nur A. Testing Embedded Cores Using Partial Isolation Rings. IEEE VLSI Test Symposium, 1996. 1996, 10-16
• TOUBA, Nur A. Using Partial Isolation Rings to Test Core-Based Designs. IEEE Design & Test of Computers. 1997, 14, 52-59
• POUYA, Bahram. MODIFYING USER-DEFINED LOGIC FOR TEST ACCESS TO EMBEDDED CORES. Int. Test Conf., 1997. 1997, 60-68
• BHATIA, Sandeep. A Unifying Methodology Intellectual Property and Customing Logic Testing. Int. Test Conf., 1996. 1996, 639-648
• DE, Kaushik. Test Methodology for Embedded Cores which Protects Intellectual Property. IEEE VLSI Test Symposium, 1996. 1996, 2-9

タイトルに関連する用語 (6件)： コア ,  LSIのテスト ,  手法 ,  テスト ,  BIST ,  組み合わせ