文献

J-GLOBAL ID：200902181764626687   整理番号：00A0559648

DRAM/Logic合成型LSIのための動的ライン長可変型キャッシュアーキテクチャ

Dynamically Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs.

著者 (3件)： INOUE K (Kyushu Univ., Kasuga-shi, JPN) ,  KAI K (Inst. System & Information Technol./KYUSHU, Fukuoka-shi, JPN) ,  MURAKAMI K (Kyushu Univ., Kasuga-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E83-D  号： 5  ページ： 1048-1057  発行年： 2000年05月25日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： プログラムの特性に従いキャッシュのライン長を最適化し,それに...

シソーラス用語： *キャッシュメモリ ,...

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分類 (1件)： 記憶方式  (JC02040V)

引用文献 (18件)：

• DAHLGREN, F. Fixed and adaptive sequential prefetching in shared memory multi processors. Proc.1993 International Conference on Paral lel Processing. 1993, 56-63
• DUBNICKI, C. Adjustable block size coherent caches. Proc. 19th Annual International Symposium on Computer Architecture. 1992, 170-180
• GONZALEZ, A. A data cache with multiple caching strategies tuned to different types of locality. Proc. International Conference on Supercomputing. 1995, 338-347
• HILL, M. D. A case for direct-mapped caches. IEEE Conputer. 1988, 21, 12, 25-40
• HILL, M. D. WARTS: Wisconsin Architectural Research Tool Set. http://www.cs.wisc.edu/~larus/warts.html

タイトルに関連する用語 (5件)： DRAM ,  LSI ,  変型 ,  キャッシュ ,  アーキテクチャ